高速PCB板設計中的串擾問題和抑制方法

    在當今飛速發展的電子設計領域，高速化和小型化已經成為設計的必然趨勢。與此同時，信號頻率的提高、電路板的尺寸變小、布線密度加大、板層數增多而導致的層間厚度減小等因素，則會引起各種信號完整性問題。因此，在進行高速板級設計的時候就必須考慮到信號完整性問題，掌握信號完整性理論，進而指導和驗證高速PCB的設計。在所有的信號完整性問題中，串擾現象是非常普遍的。串擾可能出現在晶元內部，也可能出現在電路板、連接器、晶元封裝以及線纜上。本文將剖析在高速PCB板設計中信號串擾的產生原因，以及抑制和改善的方法。

串擾的產生
    串擾是指信號在傳輸通道上傳輸時，因電磁耦合而對相鄰傳輸線產生的影響。過大的串擾可能引起電路的誤觸發，導致系統無法正常工作。
    如圖1所示，變化的信號(如階躍信號)沿傳輸線由A到B傳播，傳輸線C到D上會產生耦合信號。當變化的信號恢復到穩定的直流電平時，耦合信號也就不存在了。因此串擾僅發生在信號跳變的過程當中，並且信號變化得越快，產生的串擾也就越大。串擾可以分為容性耦合串擾(由於干擾源的電壓變化，在被干擾對象上引起感應電流從而導致電磁干擾)和感性耦合串擾(由於干擾源的電流變化，在被干擾對象上引起感應電壓從而導致電磁干擾)。其中，由耦合電容產生的串擾信號在受害網路上可以分成前向串擾和反向串擾Sc，這兩個信號極性相同；由耦合電感產生的串擾信號也分成前向串擾和反向串擾Sl，這兩個信號極性相反。
 
    互容和互感都與串擾有關，但需要區別考慮。當返迴路徑是很寬的均勻平面時，如電路板上的大多數耦合傳輸線，容性耦合電流和感性耦合電流量大致相同。這時要精確地預測二者的串擾量。如果并行信號的介質是固定的，即帶狀線的情況，那麼，耦合電感和電容引起的前向串擾大致相等，相互抵消，因此只要考慮反向串擾即可。如果并行信號的介質不是固定的，即微帶線的情況，耦合電感引起的前向串擾隨著并行長度的增大要大於耦合電容引起的前向串擾，因此內層并行信號的串擾要比表層并行信號的串擾小。

串擾的分析與抑制
    高速PCB設計的整個過程包括了電路設計、晶元選擇、原理圖設計、PCB布局布線等步驟，設計時需要在不同的步驟里發現串擾並採取辦法來抑制它，以達到減小干擾的目的。

串擾的計算
    串擾的計算是非常困難的，影響串擾信號幅度有3個主要因素：走線間的耦合程度、走線的間距和走線的端接。
    在前向和返迴路徑上沿微帶線走線的電流分佈如圖2所示。在走線和平面間(或走線和走線之間)的電流分佈是共阻抗的，這將導致因電流擴散而產生的互耦，峰值電流密度位於走線的中心正下方並從走線的兩邊向地面快速衰減。
 
    當走線與平面間的距離間隔很遠時，前向和返同路徑間的環路面積增加，使得與環路面積成比例的電路電感增加。下式描述了使前向和返回電流路徑構成的整個環路電感最小化的最優電流分佈。它所描述的電流也使存儲在信號走線周圍磁場內的總能量最小。
 
式中i(d)是信號電流密度，I0是總體電流，H是走線距地層的高度，D是距走線中心線的距離。
    各種串擾結構的示意圖如圖3所示，因為位置的不同所以結果也有所不同。
 
    圖3a所示為同層傳輸線之間的情況，
 
    串擾表示為被測雜訊電壓與驅動信號的比。常數K依賴於電流上升時間及干擾走線的長度，這個值總是小於1，在大多數情況下，近似取1。加大并行信號之間的間距或者減小信號與平面層之間的距離都有助於減小同層信號之間的串擾。
    對於距離介質高度不同的微帶線，如圖3b所示，
 
    對於處於不同層的帶狀線，如圖3c所示，使用對兩個參考層高度的並聯來決定,
 
然後再用上面的公式計算得到。
    由以上各式可看出，避免或最小化平行線間串擾的最好方法是最大化走線間隔或使走線更接近參考層。長時鐘信號和高速并行匯流排信號的布線應該遵循這一規則。
    UltraCAD Design開發了一些免費的計算器軟體供設計人員使用，其中一個就是串擾計算器軟體。它包括了以上幾種串擾結構的計算，可用於估計鄰近走線間的串擾係數，且簡單方便。由於影響串擾的因素很多，所以軟體不可能給出十分精確的結果，而是在最壞情況下的大概值，因此設計中還應參考以前的電路板設計對結果進行校準。

串擾的分析
  使用EDA工具對PCB板的串擾進行模擬，可以在PCB實現中迅速地發現、定位和解決串擾問題。本文以Mentor公司的模擬軟體HyperLynx為例對串擾進行分析。
    高速設計中的模擬包括布線前的原理圖模擬和布線后的：PCB模擬，對應地，HyperLynx中有LineSim和BoardSim。LineSim主要針對布局布線前模擬，它可將模擬得到的約束條件作為實際的布線約束，較早地預測和消除串擾問題，從而有效地約束布局和變化疊層，並在電路板布局之前優化時鐘、關鍵信號拓撲和終端負載。BoardSim則是針對布局布線后模擬，它可以精確地預測未知的PCB導線之間的耦合影響，將模擬結果顯示在一個示波器中，並顯示所有串擾波形的詳細細節。其目的是為了預測和發現實際成品的串擾問題，從而節約設計者的時間，避免反覆設計製造原理樣機。
  對布局布線前模擬而言，LineSim需要首先建立一個基本的耦合模型，對不同電路環境設置不同的約束條件，主要包括導線間距、最大平行長度、最大驅動IC的轉換速度、介質的厚度、疊層結構等。這些約束可以讓設計者在設計早期了解可能產生問題的地方，從而進行有效地計劃，減少布局布線前可能出現的串擾，並找到最精確的約束條件，作為下一步布局布線的約束。在驅動晶元的選擇方面可以引入IBIS(Input/Output Buffer Information Specification)模型，它一般由晶元廠家提供。
    在運用BoardSim對布線進行串擾分析時，可以有以下3種方式：互動式的串擾模擬、快速批處理方式和詳細批處理方式。其中，互動式串擾模擬可以直觀地通過數字示波器觀察干擾情況。這裡提出了幾何門限和電氣門限的概念。幾何門限會規定一定的區域，凡是進入此區域、具有一定長度的網路都被認為是攻擊網路；電氣門限會規定一個干擾量，凡是對本網路造成超過這一量值的干擾網路都被認為是攻擊網路。採用幾何門限需要設計者對串擾有一定的了解，知道在多遠的距離、在哪一層會產生多大的串擾。因此通常推薦使用電氣門限，它能更加準確，分析速度更快。
  這裡以TD-SCDMA終端基帶電路中的ADC和DAC晶元MAX19700為例，說明對其時鐘線的串擾抑制。
    首先要用一個簡單模型來代表時鐘電路，由LineSim建立模型如圖4。
 
  該基本模型有兩個網路：驅動器A0(驅動線路為時鐘信號線，其工作頻率為5.12MSPS)，通過傳輸線連接到1MΩ的電阻C0上；接收模式的驅動器A1，通過傳輸線連接在720KΩ的電阻C1上。每一條被耦合的傳輸線的特徵阻抗都是68.8Ω，耦合長度是9in。HyperLynx計算出每條線上的延時大約是1.581ns。模型分為8層，設定兩個信號線都為內層線(及微帶線)且為同層。在PCB布局布線約束條件中，線寬為5mil，線間距為5mil，相對介電係數設置為4.3。圖中分別在A0、B1、C1處加上了示波器探頭，可利用示波器觀看波形，B1的10MΩ電阻也是為了加探頭而設置的。模擬結果如圖5所示。
     從圖5中可以看出串擾的幅度比較大，因此需要採取辦法抑制串擾。圖6的模擬波形是修改了簡單模型的約束條件而得到的，主要修改了信號的結構，將兩個網路分別放到了不同的層里，耦合長度也減短為3in，由圖6。可知串擾得到了明顯的抑制。將這一一約束條件直接帶入下一步的布局布線中，可以抑制串擾，且不需再單獨對這一網路進行BoardSim模擬，節省了時間。
 

串擾的抑制
    不管是設計前的串擾計算，還是布局布線前的模擬，或是布局布線后的模擬，都是為了使PCB板能快速達到最小的干擾。因此需要在設計過程中運用以前的經驗來解決現在的問題，以下就是有效避免布局布線中串擾的經驗總結：
1)容性耦合和感性耦合產生的串擾隨受干擾線路負載阻抗的增大而增大，所以減小負載可以減小耦合干擾的影響，
2)盡量增大可能發生容性耦合導線之間的距離，更有效的做法是在導線間用地線隔離；
3)在相鄰的信號線間插入一根地線也可以有效減小容性串擾，這根地線需要每1/4波長就接入地層。
4)感性耦合較難抑制，要盡量降低迴路數量，減小迴路面積，不要讓信號迴路共用同一段導線。
5)避免信號共用環路。
    在高速PCB設計的過程中，不僅需要對理論概念的詳細理解，同樣需要不斷的積累經驗，不斷完善理論。同時，對相關輔助軟體的熟練運用也可以縮短設計周期，從而提高競爭力，對設計的成功完成起到重要的作用。

結語
    高速PCB板級、系統級設計是一個複雜的過程，包括信號串擾在內的信號完整性問題越來越不容忽視，因此需要設計者在設計的時候對信號完整性問題有全面的規劃與考慮，在設計周期的各個階段採用不同的方法來確保設計快速、精確地完成，從而節約時間、避免重複。