高速PCB設計指南(三)

admin @ 2014-03-26 , reply:0

第一篇   改進電路設計規程提高可測試性
     隨著微型化程度不斷提高,元件和布線技術也取得巨大發展,例如BGA外殼封裝的高集成度的微型IC,以及導體之間的絕緣間距縮小到0.5mm,這些僅是其中的兩個例子。電子元件的布線設計方式,對以後製作流程中的測試能否很好進行,影響越來越大。下面介紹幾種重要規則及實用提示。
    通過遵守一定的規程(DFT-Design for Testability,可測試的設計),可以大大減少生產測試的準備和實施費用。這些規程已經過多年發展,當然,若採用新的生產技術和元件技術,它們也要相應的擴展和適應。隨著電子產品結構尺寸越來越小,目前出現了兩個特別引人注目的問題:一是可接觸的電路節點越來越少;二是像在線測試(In- Circuit-Test)這些方法的應用受到限制。為了解決這些問題,可以在電路布局上採取相應的措施,採用新的測試方法和採用創新性適配器解決方案。第二個問題的解決還涉及到使原來作為獨立工序使用的測試系統承擔附加任務。這些任務包括通過測試系統對存儲器組件進行編程或者實行集成化的元器件自測試(Built-in Self Test,BIST,內建的自測試)。將這些步驟轉移到測試系統中去,總起來看,還是創造了更多的附加價值。為了順利地實施這些措施,在產品科研開發階段,就必須有相應的考慮。

1、什麼是可測試性
    可測試性的意義可理解為:測試工程師可以用儘可能簡單的方法來檢測某種元件的特性,看它能否滿足預期的功能。簡單地講就是:

  • 檢測產品是否符合技術規範的方法簡單化到什麼程度?
  • 編製測試程序能快到什麼程度?
  • 發現產品故障全面化到什麼程度?
  • 接入測試點的方法簡單化到什麼程度?

    為了達到良好的可測試必須考慮機械方面和電氣方面的設計規程。當然,要達到最佳的可測試性,需要付出一定代價,但對整個工藝流程來說,它具有一系列的好處,因此是產品能否成功生產的重要前提。

2、為什麼要發展測試友好技術
    過去,若某一產品在上一測試點不能測試,那麼這個問題就被簡單地推移到直一個測試點上去。如果產品缺陷在生產測試中不能發現,則此缺陷的識別與診斷也會簡單地被推移到功能和系統測試中去。
    相反地,今天人們試圖儘可能提前發現缺陷,它的好處不僅僅是成本低,更重要的是今天的產品非常複雜,某些製造缺陷在功能測試中可能根本檢查不出來。例如某些要預先裝軟體或編程的元件,就存在這樣的問題。(如快閃記憶體或ISPs:In-System Programmable Devices系統內可編程器件)。這些元件的編程必須在研製開發階段就計劃好,而測試系統也必須掌握這種編程。
    測試友好的電路設計要費一些錢,然而,測試困難的電路設計費的錢會更多。測試本身是有成本的,測試成本隨著測試級數的增加而加大;從在線測試到功能測試以及系統測試,測試費用越來越大。如果跳過其中一項測試,所耗費用甚至會更大。一般的規則是每增加一級測試費用的增加係數是10倍。通過測試友好的電路設計,可以及早發現故障,從而使測試友好的電路設計所費的錢迅速地得到補償。

3、文件資料怎樣影響可測試性
    只有充分利用元件開發中完整的數據資料,才有可能編製出能全面發現故障的測試程序。在許多情況下,開發部門和測試部門之間的密切合作是必要的。文件資料對測試工程師了解元件功能,制定測試戰略,有無可爭議的影響。
    為了繞開缺乏文件和不甚了解元件功能所產生的問題,測試系統製造商可以依靠軟體工具,這些工具按照隨機原則自動產生測試模式,或者依靠非矢量相比,非矢量方法只能算作一種權宜的解決辦法。
    測試前的完整的文件資料包括零件表,電路設計圖數據(主要是CAD數據)以及有關務元件功能的詳細資料(如數據表)。只有掌握了所有信息,才可能編製測試矢量,定義元件失效樣式或進行一定的預調整。
    某些機械方面的數據也是重要的,例如那些為了檢查組件的焊接是否良好及定位是否所需要的數據。最後,對於可編程的元件,如快閃記憶體,PLD、FPGA 等,如果不是在最後安裝時才編程,是在測試系統上就應編好程序的話,也必須知道各自的編程數據。快閃元件的編程數據應完整無缺。如快閃晶元含16Mbit 的數據,就應該可以用到16Mbit,這樣可以防止誤解和避免地址衝突。例如,如果用一個4Mbit存儲器向一個元件僅僅提供300Kbit數據,就可能出現這種情況。當然數據應準備成流行的標準格式,如Intel公司的Hex或Motorola公司的S記錄結構等。大多數測試系統,只要能夠對快閃或 ISP元件進行編程,是可以解讀這些格式的。前面所提到的許多信息,其中許多也是元件製造所必須的。當然,在可製造性和可測試性之間應明確區別,因為這是完全不同的概念,從而構成不同的前提。

4、良好的可測試性的機械接觸條件
     如果不考慮機械方面的基本規則,即使在電氣方面具有非常良好的可測試性的電路,也可能難以測試。許多因素會限制電氣的可測試性。如果測試點不夠或太小,探針床適配器就難以接觸到電路的每個節點。如果測試點位置誤差和尺寸誤差太大,就會產生測試重複性不好的問題。在使用探針床配器時,應留意一系列有關套牢孔與測試點的大小和定位的建議。  

5、最佳可測試性的電氣前提條件
     電氣前提條件對良好的可測試性,和機械接觸條件一樣重要,兩者缺一不可。一個門電路不能進行測試,原因可能是無法通過測試點接觸到啟動輸入端,也可能是啟動輸入端處在封裝殼內,外部無法接觸,在原則上這兩情況同樣都是不好的,都使測試無法進行。在設計電路時應該注意,凡是要用在線測試法檢測的元件,都應該具備某種機理,使各個元件能夠在電氣上絕緣起來。這種機理可以藉助于禁止輸入端來實現,它可以將元件的輸出端控制在靜態的高歐姆狀態。
     雖然幾乎所有的測試系統都能夠逆驅動(Backdriving)方式將某一節點的狀態帶到任意狀態,但是所涉及的節點最好還是要備有禁止輸入端,首先將此節點帶到高歐姆狀態,然後再“平緩地”加上相應的電平。
     同樣,節拍發生器總是通過啟動引線,門電路或插接電橋從振蕩器後面直接斷開。啟動輸入端決不可直接與電路相連,而是通過100歐姆的電阻與電路連接。每個元件應有自己的啟動,複位或控制引線腳。必須避免許多元件的啟動輸入端共用一個電阻與電路相連。這條規則對於ASIC元件也適用,這些元件也應有一個引線腳,通過它,可將輸出端帶到高歐姆狀態。如果元件在接通工作電壓時可實行複位,這對於由測試器來引發複位也是非常有幫助的。在這種情況下,元件在測試前就可以簡單地置於規定的狀態。
     不用的元件引線腳同樣也應該是可接觸的,因為在這些地方未發現的短路也可能造成元件故障。此外,不用的門電路往往在以後會被利用於設計改進,它們可能會改接到電路中來。所以同樣重要的是,它們從一開始就應經過測試,以保證其工件可靠。

6、改進可測試性
使用探針床適配器時,改進可測試性的建議 
套牢孔

  • 呈對角線配置
  • 定位精度為±0.05mm (±2mil)
  • 直徑精度為±0.076/-0mm (+3/-0mil)
  • 相對於測試點的定位精度為±0.05mm (±2mil)
  • 離開元件邊緣距離至少為3mm
  • 不可穿通接觸

 


測試點

  • 儘可能為正方形
  • 測試點直徑至少為0.88mm (35mil)
  • 測試點大小精度為±0.076mm (±3mil)
  • 測試點之間間隔精度為±0.076mm (±3mil)
  • 測試點間隔儘可能為2.5mm
  • 鍍錫,端面可直接焊接
  • 距離元件邊緣至少為3mm
  • 所有測試點應可能處於插件板的背面
  • 測試點應均勻布在插件板上
  • 每個節點至少有一個測試點(100%通道)
  • 備用或不用的門電路都有測試點
  • 供電電源的多外測試點分佈在不同位置

元件標誌

  • 標誌文字同一方向
  • 型號、版本、系列號及條形碼明確標識
  • 元件名稱要清晰可見,且儘可能直接標在元件近旁

7、關於快閃記憶體和其它可編程元件
     快閃記憶體的編程時間有時會很長(對於大的存儲器或存儲器組可達1分鐘)。因此,此時不容許有其它元件的逆驅動,否則快閃記憶體可能會受到損害。為了避免這種情況,必須將所有與地址匯流排的控制線相連的元件置於高歐姆狀態。同樣,數據匯流排也必須能夠被置於隔絕狀態,以確保快閃記憶體為空載,並可進行下步編程。
     系統內可編程元件(ISP)有一些要求,如Altera,XilinX和Lattuce等公司的產品,還有其它一些特殊要求。除了可測試性的機械和電氣前提條件應得到保證外,還要保證具有編程和確證數據的可能性。對於Altera和Xilinx元件,使用了連串矢量格式(Serial Vector Format SVF),這種格式近期幾乎已發展成為工業標準。許多測試系統可以對這類元件編程,並將連串矢量格式(SVF)內的輸入數據用於測試信號發生器。通過邊界掃描鍵(Boundary-Scan-Kette JTAG)對這些元件編程,也將連串數據格式編程。在彙集編程數據時,重要的是應考慮到電路中全部的元件鏈,不應將數據僅僅還原給要編程的元件。編程時,自動測試信號發生器考慮到整個的元件鏈,並將其它元件接入旁路模型中。相反,Lattice公司要求用JEDEC格式的數據,並通過通常的輸入端和輸出端并行編程。編程后,數據還要用於檢查元件功能。開發部門提供的數據應儘可能地便於測試系統直接應用,或者通過簡單轉換便可應用。

8、對於邊界掃描(JTAG)應注意什麼
    由基於複雜元件組成精細網格的組件,給測試工程師只提供很少的可接觸的測試點。此時也仍然可能提高可測試性。對此可使用邊界掃描和集成自測試技術來縮短測試完成時間和提高測試效果。
     對於開發工程師和測試工程師來說,建立在邊界掃描和集成自測試技術基礎上的測試戰略肯定會增加費用。開發工程師必然要在電路中使用的邊界掃描元件(IEEE-1149.1-標準),並且要設法使相應的具體的測試引線腳可以接觸(如測試數據輸入-TDI,測試數據輸出-TDO,測試鍾頻-TCK和測試模式選擇-TMS以及ggf.測試複位)。測試工程師給元件制定一個邊界掃描模型(BSDL-邊界掃描描述語言)。此時他必須知道,有關元件支持何種邊界掃描功能和指令。邊界掃描測試可以診斷直至引線級的短路和斷路。除此之外,如果開發工程師已作規定,可以通過邊界掃描指令“RunBIST”來觸發元件的自動測試。尤其是當電路中有許多ASICs和其它複雜元件時,對於這些元件並不存在慣常的測試模型,通過邊界掃描元件,可以大大減少制定測試模型的費用。
     時間和成本降低的程度對於每個元件都是不同的。對於一個有IC的電路,如果需要100%發現,大約需要40萬個測試矢量,通過使用邊界掃描,在同樣的故障發現率下,測試矢量的數目可以減少到數百個。因此,在沒有測試模型,或接觸電路的節點受到限制的條件下,邊界掃描方法具有特別的優越性。是否要採用邊界掃描,是取決於開發利用和製造過程中增加的成本費用。衽邊界掃描必須和要求發現故障的時間,測試時間,進入市場的時間,適配器成本進行權衡,並儘可能節約。在許多情況下,將傳統的在線測試方法和邊界掃描方法混合鹽業的方案是最佳的解決方式。

第二篇 混合信號PCB的分區設計

     摘要:混合信號電路PCB的設計很複雜,元器件的布局、布線以及電源和地線的處理將直接影響到電路性能和電磁兼容性能。本文介紹的地和電源的分區設計能優化混合信號電路的性能。
     如何降低數字信號和模擬信號間的相互干擾呢?在設計之前必須了解電磁兼容(EMC)的兩個基本原則:第一個原則是儘可能減小電流環路的面積;第二個原則是系統只採用一個參考面。相反,如果系統存在兩個參考面,就可能形成一個偶極天線(註:小型偶極天線的輻射大小與線的長度、流過的電流大小以及頻率成正比);而如果信號不能通過儘可能小的環路返回,就可能形成一個大的環狀天線(註:小型環狀天線的輻射大小與環路面積、流過環路的電流大小以及頻率的平方成正比)。在設計中要儘可能避免這兩種情況。
     有人建議將混合信號電路板上的數字地和模擬地分割開,這樣能實現數字地和模擬地之間的隔離。儘管這種方法可行,但是存在很多潛在的問題,在複雜的大型系統中問題尤其突出。最關鍵的問題是不能跨越分割間隙布線,一旦跨越了分割間隙布線,電磁輻射和信號串擾都會急劇增加。在PCB設計中最常見的問題就是信號線跨越分割地或電源而產生EMI問題。 
 
        
                 (圖 1)                                                 (圖 2)
 
      如圖1所示,我們採用上述分割方法,而且信號線跨越了兩個地之間的間隙,信號電流的返迴路徑是什麼呢?假定被分割的兩個地在某處連接在一起(通常情況下是在某個位置單點連接),在這種情況下,地電流將會形成一個大的環路。流經大環路的高頻電流會產生輻射和很高的地電感,如果流過大環路的是低電平模擬電流,該電流很容易受到外部信號干擾。最糟糕的是當把分割地在電源處連接在一起時,將形成一個非常大的電流環路。另外,模擬地和數字地通過一個長導線連接在一起會構成偶極天線。
    了解電流迴流到地的路徑和方式是優化混合信號電路板設計的關鍵。許多設計工程師僅僅考慮信號電流從哪兒流過,而忽略了電流的具體路徑。如果必須對地線層進行分割,而且必須通過分割之間的間隙布線,可以先在被分割的地之間進行單點連接,形成兩個地之間的連接橋,然後通過該連接橋布線。這樣,在每一個信號線的下方都能夠提供一個直接的電流迴流路徑,從而使形成的環路面積很小。
     採用光隔離器件或變壓器也能實現信號跨越分割間隙。對於前者,跨越分割間隙的是光信號;在採用變壓器的情況下,跨越分割間隙的是磁場。還有一種可行的辦法是採用差分信號:信號從一條線流入從另外一條信號線返回,這種情況下,不需要地作為迴流路徑。
     要深入探討數字信號對模擬信號的干擾必須先了解高頻電流的特性。高頻電流總是選擇阻抗最小(電感最低),直接位於信號下方的路徑,因此返回電流會流過鄰近的電路層,而無論這個臨近層是電源層還是地線層。
     在實際工作中一般傾向於使用統一地,而將PCB分區為模擬部分和數字部分。模擬信號在電路板所有層的模擬區內布線,而數字信號在數字電路區內布線。在這種情況下,數字信號返回電流不會流入到模擬信號的地。
     只有將數字信號布線在電路板的模擬部分之上或者將模擬信號布線在電路板的數字部分之上時,才會出現數字信號對模擬信號的干擾。出現這種問題並不是因為沒有分割地,真正的原因是數字信號的布線不適當。
     PCB設計採用統一地,通過數字電路和模擬電路分區以及合適的信號布線,通常可以解決一些比較困難的布局布線問題,同時也不會產生因地分割帶來的一些潛在的麻煩。在這種情況下,元器件的布局和分區就成為決定設計優劣的關鍵。如果布局布線合理,數字地電流將限制在電路板的數字部分,不會幹擾模擬信號。對於這樣的布線必須仔細地檢查和核對,要保證百分之百遵守布線規則。否則,一條信號線走線不當就會徹底破壞一個本來非常不錯的電路板。
     在將A/D轉換器的模擬地和數字地管腳連接在一起時,大多數的A/D轉換器廠商會建議:將AGND和DGND管腳通過最短的引線連接到同一個低阻抗的地上 (註:因為大多數A/D轉換器晶元內部沒有將模擬地和數字地連接在一起,必須通過外部管腳實現模擬和數字地的連接),任何與DGND連接的外部阻抗都會通過寄生電容將更多的數字雜訊耦合到IC內部的模擬電路上。按照這個建議,需要把A/D轉換器的AGND和DGND管腳都連接到模擬地上,但這種方法會產生諸如數字信號去耦電容的接地端應該接到模擬地還是數字地的問題。
     如果系統僅有一個A/D轉換器,上面的問題就很容易解決。如圖3中所示,將地分割開,在A/D轉換器下面把模擬地和數字地部分連接在一起。採取該方法時,必須保證兩個地之間的連接橋寬度與IC等寬,並且任何信號線都不能跨越分割間隙。
 
        
 
                 (圖3)                                                (圖4)

     如果系統中A/D轉換器較多,例如10個A/D轉換器怎樣連接呢?如果在每一個A/D轉換器的下面都將模擬地和數字地連接在一起,則產生多點相連,模擬地和數字地之間的隔離就毫無意義。而如果不這樣連接,就違反了廠商的要求。 最好的辦法是開始時就用統一地。如圖4
所示,將統一的地分為模擬部分和數字部分。這樣的布局布線既滿足了IC器件廠商對模擬地和數字地管腳低阻抗連接的要求,同時又不會形成環路天線或偶極天線而產生EMC問題。
     如果對混合信號PCB設計採用統一地的做法心存疑慮,可以採用地線層分割的方法對整個電路板布局布線,在設計時注意盡量使電路板在後邊實驗時易於用間距小於1/2英寸的跳線或0歐姆電阻將分割地連接在一起。注意分區和布線,確保在所有的層上沒有數字信號線位於模擬部分之上,也沒有任何模擬信號線位於數字部分之上。而且,任何信號線都不能跨越地間隙或是分割電源之間的間隙。要測試該電路板的功能和EMC性能,然後將兩個地通過0歐姆電阻或跳線連接在一起,重新測試該電路板的功能和EMC性能。比較測試結果,會發現幾乎在所有的情況下,統一地的方案在功能和EMC性能方面比分割地更優越。

#分割地的方法還有用嗎?
     在以下三種情況可以用到這種方法:一些醫療設備要求在與病人連接的電路和系統之間的漏電流很低;一些工業過程式控制制設備的輸出可能連接到雜訊很大而且功率高的機電設備上;另外一種情況就是在PCB的布局受到特定限制時。
     在混合信號PCB板上通常有獨立的數字和模擬電源,能夠而且應該採用分割電源面。但是緊鄰電源層的信號線不能跨越電源之間的間隙,而所有跨越該間隙的信號線都必須位於緊鄰大面積地的電路層上。在有些情況下,將模擬電源以PCB連接線而不是一個面來設計可以避免電源面的分割問題。

#混合信號PCB設計是一個複雜的過程,設計過程要注意以下幾點:
  1. 將PCB分區為獨立的模擬部分和數字部分。
  2. 合適的元器件布局。
  3. A/D轉換器跨分區放置。
  4. 不要對地進行分割。在電路板的模擬部分和數字部分下面敷設統一地。
  5. 在電路板的所有層中,數字信號只能在電路板的數字部分佈線。
  6. 在電路板的所有層中,模擬信號只能在電路板的模擬部分佈線。
  7. 實現模擬和數字電源分割。
  8. 布線不能跨越分割電源面之間的間隙。
  9. 必須跨越分割電源之間間隙的信號線要位於緊鄰大面積地的布線層上。
  10. 分析返回地電流實際流過的路徑和方式。
  11. 採用正確的布線規則。 
第三篇  蛇形走線有什麼作用? 

請問各路大俠,蛇形走線有什麼作用?為什麼要蛇形走線?哪些類信號線需要蛇形走線,如果要進行蛇形布線,需要滿足什麼規則和注意什麼問題?煩勞大俠們指點一下.

RE:蛇形走線有什麼作用? - 北京 / vhdl 回復於2000-9-15 9:11:00
>>電感作用
視情況而定,比如PCI板上的蛇行線就是為了適應PCI 33MHzClock的線長要求

RE:蛇形走線有什麼作用? - 深圳 / jack 回復於2000-9-15 12:04:00
關於蛇形走線,因為應用場合不同具不同的作用,如果蛇形走線在電腦板中出現,其主要起到一個濾波電感的作用,提高電路的抗干擾能力,若在一般普通PCB板中,除了具有濾波電感的作用外,還可作為收音機天線的電感線圈等等.

RE:蛇形走線有什麼作用? - Shanghai / clgoal 回復於2000-9-15 13:14:00
電腦主機板中的蛇形走線,主要用在一些時鐘信號中,如PCIClk,AGPClk,它的作用有兩點:1、阻抗匹配 2、濾波電感。對一些重要信號,如INTEL HUB架構中的HUBLink,一共13根,跑233MHz,要求必須嚴格等長,以消除時滯造成的隱患,繞線是唯一的解決辦法。一般來講,蛇形走線的線距 >=2倍的線寬。

RE:蛇形走線有什麼作用? - beijing / free 回復於2000-10-16 12:24:00
等長布線,尤其是在高頻電路中的數據線。

RE:蛇形走線有什麼作用? - 廣西北海 / chenshu2000 回復於2000-10-19 9:18:00
有沒有計算蛇形線電感量的公式或經驗值?

RE:蛇形走線有什麼作用? - 北京 / fangll 回復於2000-10-22 21:56:00
specctra可以編程設定網路走線的阻抗匹配規則和差分線走線規則
幫助裡面講了一些一般的設計原則

RE:蛇形走線有什麼作用? - 大連 / nkhare 回復於2001-2-15 20:07:00
有時也兼作電阻作用。

RE:蛇形走線有什麼作用? - jinan / wwx 回復於2001-2-15 22:51:00
實際是一個分佈參數的 LC 濾波器。

RE:蛇形走線有什麼作用? - 廣州 / anrey 回復於2001-2-16 11:04:00
濾波

RE:蛇形走線有什麼作用? - 珠海 / liangby 回復於2001-2-16 11:44:00
等長線。平橫分佈參數

RE:蛇形走線有什麼作用? - 珠海 / bigcat 回復於2001-2-16 20:36:00
高速數字PCB板的等線長是為了使各信號的延遲差保持在一個範圍內,保證系統在同一周期內讀取的數據的有效性(延遲差超過一個時鐘周期時會錯讀下一周期的數據),一般要求延遲差不超過1/4時鐘周期,單位長度的線延遲差也是固定的,延遲跟線寬,線長,銅厚,板層結構有關,但線過長會增大分佈電容和分佈電感, 使信號質量,所以時鐘IC引腳一般都接RC端接,但蛇形走線並非起電感的作用,相反的,電感會使信號中的上升元中的高次諧波相移,造成信號質量惡化,所以要求蛇形線間距最少是線寬的兩倍,信號的上升時間越小就越易受分佈電容和分佈電感的影響.

  RE:蛇形走線有什麼作用? - 北京 / BITLEFT 回復於2001-6-20 9:59:00
蛇行走線應該注意什麼問題?如果,走得不好,對pcb板的抗干擾能力是不是不能好轉,反而會有惡化作用?

RE:蛇形走線有什麼作用? - GuangZhou / yxlian 回復於2001-6-20 11:19:00
簡單地說,PCB上的任何一條走線在通過高頻信號的情況下都會對該信號造成時延時,蛇形走線的主要作用是補償“同一組相關”信號線中延時較小的部分,這些部分通常是沒有或比其它信號少通過另外的邏輯處理;最典型的就是時鐘線,通常它不需經過任何其它邏輯處理,因而其延時會小於其它相關信號。

14:44:00
哈,在微波電路中,大多蛇行線是為了減小PCB的面積!--因為線長有嚴格限制。
 
  等線長的蛇形走線沒有任何抗干擾的功能,它的作用是將有時序要求的匯流排或時鐘線的延遲控制在所要求的範圍內,至於要求如果不會算也可從 DATASHEET上得到,一般有時序要求的都會給出線長匹配的數據;在走線時一般遵循3W法則(繞線的間距要兩倍於線寬),這樣可消除線間78%的互感,盡量減少因電感變化而引起的阻抗不連續。

主板中,蛇形走線基本上是為了等長, 不光HUBLINK,CPUCLK,PCICLK;IDE,DIMM也要繞線,繞線線距依據走線線距,可1:2,1:3,1:4-- 在2。4G的對講機中用作電感,可是我不知怎樣計算電感量,不知大俠有這方面的經驗

 
蛇形走線,大多為了實現匯流排間的長度匹配,或為了減少布線面積,從電磁干擾的角度來說,比較不利,增大了 環路面積,考慮到線間干擾,常常不能達到減少布線面積的目的

 
短而窄的蛇形走線可做保險絲。

第四篇  確保信號完整性的電路板設計準則
     信號完整性(SI)問題解決得越早,設計的效率就越高,從而可避免在電路板設計完成之後才增加端接器件。SI設計規劃的工具和資源不少,本文探索信號完整性的核心議題以及解決SI問題的幾種方法,在此忽略設計過程的技術細節。

1、SI問題的提出
    隨著IC輸出開關速度的提高,不管信號周期如何,幾乎所有設計都遇到了信號完整性問題。即使過去你沒有遇到SI問題,但是隨著電路工作頻率的提高,今後一定會遇到信號完整性問題。
    信號完整性問題主要指信號的過沖和阻尼振蕩現象,它們主要是IC驅動幅度和跳變時間的函數。也就是說,即使布線拓撲結構沒有變化,只要晶元速度變得足夠快,現有設計也將處於臨界狀態或者停止工作。我們用兩個實例來說明信號完整性設計是不可避免的。

實例之一:在通信領域,前沿的電信公司正為語音和數據交換生產高速電路板(高於500MHz),此時成本並不特別重要,因而可以盡量採用多層板。這樣的電路板可以實現充分接地並容易構成電源迴路,也可以根據需要採用大量離散的端接器件,但是設計必須正確,不能處於臨界狀態。
    SI和EMC專家在布線之前要進行模擬和計算,然後,電路板設計就可以遵循一系列非常嚴格的設計規則,在有疑問的地方,可以增加端接器件,從而獲得儘可能多的SI安全裕量。電路板實際工作過程中,總會出現一些問題,為此,通過採用可控阻抗端接線,可以避免出現SI問題。簡而言之,超標準設計可以解決SI問題。

實例之二:從成本上考慮,電路板通常限制在四層以內(裡面兩層分別是電源層和接地層)。這極大限制了阻抗控制的作用。此外,布線層少將加劇串擾,同時信號線間距還必須最小以布放更多的印製線。另一方面,設計工程師必須採用最新和最好的CPU、內存和視頻匯流排設計,這些設計就必須考慮SI問題。
     關於布線、拓撲結構和端接方式,工程師通常可以從CPU製造商那裡獲得大量建議,然而,這些設計指南還有必要與製造過程結合起來。在很大程度上,電路板設計師的工作比電信設計師的工作要困難,因為增加阻抗控制和端接器件的空間很小。此時要充分研究並解決那些不完整的信號,同時確保產品的設計期限。
下面介紹設計過程通用的SI設計準則。

2、設計前的準備工作
    在設計開始之前,必須先行思考並確定設計策略,這樣才能指導諸如元器件的選擇、工藝選擇和電路板生產成本控制等工作。就SI而言,要預先進行調研以形成規劃或者設計準則,從而確保設計結果不出現明顯的SI問題、串擾或者時序問題。有些設計準則可以由IC製造商提供,然而,晶元供應商提供的準則(或者你自己設計的準則)存在一定的局限性,按照這樣的準則可能根本設計不了滿足SI要求的電路板。如果設計規則很容易,也就不需要設計工程師了。
    在實際布線之前,首先要解決下列問題,在多數情況下,這些問題會影響你正在設計(或者正在考慮設計)的電路板,如果電路板的數量很大,這項工作就是有價值的。

3、電路板的層疊
    某些項目組對PCB層數的確定有很大的自主權,而另外一些項目組卻沒有這種自主權,因此,了解你所處的位置很重要。與製造和成本分析工程師交流可以確定電路板的層疊誤差,這時還是發現電路板製造公差的良機。比如,如果你指定某一層是50Ω阻抗控制,製造商怎樣測量並確保這個數值呢?
    其他的重要問題包括:預期的製造公差是多少?在電路板上預期的絕緣常數是多少?線寬和間距的允許誤差是多少?接地層和信號層的厚度和間距的允許誤差是多少?所有這些信息可以在預布線階段使用。
    根據上述數據,你就可以選擇層疊了。注意,幾乎每一個插入其他電路板或者背板的PCB都有厚度要求,而且多數電路板製造商對其可製造的不同類型的層有固定的厚度要求,這將會極大地約束最終層疊的數目。你可能很想與製造商緊密合作來定義層疊的數目。應該採用阻抗控制工具為不同層生成目標阻抗範圍,務必要考慮到製造商提供的製造允許誤差和鄰近布線的影響。
     在信號完整的理想情況下,所有高速節點應該布線在阻抗控制內層(例如帶狀線),但是實際上,工程師必須經常使用外層進行所有或者部分高速節點的布線。要使 SI最佳並保持電路板去耦,就應該儘可能將接地層/電源層成對布放。如果只能有一對接地層/電源層,你就只有將就了。如果根本就沒有電源層,根據定義你可能會遇到SI問題。你還可能遇到這樣的情況,即在未定義信號的返回通路之前很難模擬或者模擬電路板的性能。

4、串擾和阻抗控制
     來自鄰近信號線的耦合將導致串擾並改變信號線的阻抗。相鄰平行信號線的耦合分析可能決定信號線之間或者各類信號線之間的“安全”或預期間距(或者平行布線長度)。比如,欲將時鐘到數據信號節點的串擾限制在100mV以內,卻要信號走線保持平行,你就可以通過計算或模擬,找到在任何給定布線層上信號之間的最小允許間距。同時,如果設計中包含阻抗重要的節點(或者是時鐘或者專用高速內存架構),你就必須將布線放置在一層(或若干層)上以得到想要的阻抗。

5、重要的高速節點
     延遲和時滯是時鐘布線必須考慮的關鍵因素。因為時序要求嚴格,這種節點通常必須採用端接器件才能達到最佳SI質量。要預先確定這些節點,同時將調節元器件放置和布線所需要的時間加以計劃,以便調整信號完整性設計的指標。
6、技術選擇
     不同的驅動技術適於不同的任務。信號是點對點的還是一點對多抽頭的?信號是從電路板輸出還是留在相同的電路板上?允許的時滯和雜訊裕量是多少?作為信號完整性設計的通用準則,轉換速度越慢,信號完整性越好。50MHz時鐘採用500ps上升時間是沒有理由的。一個2-3ns的擺率控制器件速度要足夠快,才能保證SI的品質,並有助於解決象輸出同步交換(SSO)和電磁兼容(EMC)等問題。
     在新型FPGA可編程技術或者用戶定義ASIC中,可以找到驅動技術的優越性。採用這些定製(或者半定製)器件,你就有很大的餘地選定驅動幅度和速度。設計初期,要滿足FPGA(或ASIC)設計時間的要求並確定恰當的輸出選擇,如果可能的話,還要包括引腳選擇。
     在這個設計階段,要從IC供應商那裡獲得合適的模擬模型。為了有效的覆蓋SI模擬,你將需要一個SI模擬程序和相應的模擬模型(可能是IBIS模型)。
     最後,在預布線和布線階段你應該建立一系列設計指南,它們包括:目標層阻抗、布線間距、傾向採用的器件工藝、重要節點拓撲和端接規劃。

7、預布線階段
     預布線SI規劃的基本過程是首先定義輸入參數範圍(驅動幅度、阻抗、跟蹤速度)和可能的拓撲範圍(最小/最大長度、短線長度等),然後運行每一個可能的模擬組合,分析時序和SI模擬結果,最後找到可以接受的數值範圍。
     接著,將工作範圍解釋為PCB布線的布線約束條件。可以採用不同軟體工具執行這種類型的“清掃”準備工作,布線程序能夠自動處理這類布線約束條件。對多數用戶而言,時序信息實際上比SI結果更為重要,互連模擬的結果可以改變布線,從而調整信號通路的時序。
    在其他應用中,這個過程可以用來確定與系統時序指標不兼容的引腳或者器件的布局。此時,有可能完全確定需要手工布線的節點或者不需要端接的節點。對於可編程器件和ASIC來說,此時還可以調整輸出驅動的選擇,以便改進SI設計或避免採用離散端接器件。

8、布線后SI模擬
     一般來說,SI設計指導規則很難保證實際布線完成之後不出現SI或時序問題。即使設計是在指南的引導下進行,除非你能夠持續自動檢查設計,否則,根本無法保證設計完全遵守準則,因而難免出現問題。布線后SI模擬檢查將允許有計劃地打破(或者改變)設計規則,但是這只是出於成本考慮或者嚴格的布線要求下所做的必要工作。
     現在,採用SI模擬引擎,完全可以模擬高速數字PCB(甚至是多板系統),自動屏蔽SI問題並生成精確的“引腳到引腳”延遲參數。只要輸入信號足夠好,模擬結果也會一樣好。這使得器件模型和電路板製造參數的精確性成為決定模擬結果的關鍵因素。很多設計工程師將模擬“最小”和“最大”的設計角落,再採用相關的信息來解決問題並調整生產率。

9、后製造階段
     採取上述措施可以確保電路板的SI設計品質,在電路板裝配完成之後,仍然有必要將電路板放在測試平台上,利用示波器或者TDR(時域反射計)測量,將真實電路板和模擬預期結果進行比較。這些測量數據可以幫助你改進模型和製造參數,以便你在下一次預設計調研工作中做出更佳的(更少的約束條件)決策。

10、模型的選擇
     關於模型選擇的文章很多,進行靜態時序驗證的工程師們可能已經注意到,儘管從器件數據表可以獲得所有的數據,要建立一個模型仍然很困難。SI模擬模型正好相反,模型的建立容易,但是模型數據卻很難獲得。本質上,SI模型數據唯一的可靠來源是IC供應商,他們必須與設計工程師保持默契的配合。IBIS模型標準提供了一致的數據載體,但是IBIS模型的建立及其品質的保證卻成本高昂,IC供應商對此投資仍然需要市場需求的推動作用,而電路板製造商可能是唯一的需方市場。

11、未來技術的趨勢
     設想系統中所有輸出都可以調整以匹配布線阻抗或者接收電路的負載,這樣的系統測試方便,SI問題可以通過編程解決,或者按照IC特定的工藝分佈來調整電路板使SI達到要求,這樣就能使設計容差更大或者使硬體配置的範圍更寬。
     目前,業界也在關注一種SI器件技術,其中許多技術包含設計好的端接裝置(比如LVDS)和自動可編程輸出強度控制和動態自動端接功能,採用這些技術的設計可以獲得優良的SI品質,但是,大多數技術與標準的CMOS或者TTL邏輯電路差別太大,與現有模擬模型的配合不大好。
     因此,EDA公司也正加入到“輕輕鬆鬆設計”的競技場之中,人們為了在設計初期解決SI問題已經做了大量工作,將來,不必SI專家就能藉助自動化工具解決 SI問題。儘管目前技術還沒有發展到那個水平,但是人們正探索新的設計方法,從“SI和時序布線”出發開始設計的技術仍在發展,預計未來幾年內將誕生新的設計技術




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