高速電路印刷電路板的可靠性設計

1 引言
    隨著電力電子技術和計算機控制技術的發展，電力電子裝置的功能日益完善，系統設計越來越複雜，這就要求其控制器具有優良的控制性能和高速的工作頻率，於是電力電子工程師越來越多的面臨高速電路的設計。而在高速電路系統中，過高的系統工作頻率將產生傳輸線效應和信號完整性問題，使得基於傳統方法設計的印刷電路板(PCB)達不到系統可靠性要求。
   此外，電力電子裝置採用的多是功率器件，不僅容量大而且工作頻率高，使得控制器的工作環境異常惡劣、干擾問題日益突出。在惡劣的電磁環境中，很難保證高速電路不產生電磁輻射或不受外界的電磁干擾。因此，控制器PCB的設計是否合理直接關係到整個系統的可靠性和穩定性。本文針對採用高速DSP-TMS320F2812的電力電子控制器系統，論述了高速電路PCB板的可靠性設計方法。

2 高速電路與電磁兼容
    通常認為，數字邏輯電路的頻率達到或超過45MHz～50MHz，而且工作在這個頻率之上的電路已經佔到了整個電子系統一定的分量， 就稱為高速電路。然而，實際上是信號快速變化的邊沿引發了信號傳輸的非預期效果，通常約定如果線傳播延時大於數字信號驅動端上升時間的一半，則認為此類信號是高速信號，併產生傳輸線效應。因此，當脈衝信號邊沿足夠陡時，即使是10kHz的頻率也足以產生傳輸線效應，同樣屬於高速信號。
    電磁兼容性是指電氣和電子系統、設備和裝置，在設定的電磁環境中， 在規定的安全界限內以設計的等級或性能運行，而不會由於電磁干擾引起損壞或不可接受的性能惡化的能力。如果在一個電路系統中各電路模塊之間能和諧、正常的工作而不致相互發生電磁干擾造成性能改變或無法工作， 稱這個電路系統是相互兼容的。為使系統達到電磁兼容，要求每個電路模塊盡量不產生電磁輻射，同叫又具有一定的抗電磁干擾的能力，以使系統達到相對的完全兼容。

3 高速電路電磁兼容性設計
3.1 高速PCB的疊層設計
    高速印刷電路板沒計中，關鍵是要進行PCB疊層設計以對電路板信號線進行阻抗控制。在疊層設計中需要考慮的最基本內容包括電源層、地層和高速信號層的分佈。電路板的層數越多，高速信號層、地層、電源層的排列組合的種類也就越多。在選用時需要把握電源層和地層之間具有良好耦合的原則，以儘可能的降低二者之間的阻抗並增大電源層和地層的諧振頻率。在電力電子控制器DSP系統的PCB設計中採用的是四層的疊層設計，下面就以四層為例進行說明。
    對於一塊2mm厚50Ω線路阻抗控制的四層板，其常用的兩種疊層設計方式如圖3—1所示(兩方式距離離參數相同)。為保證電源和地之間具有良好的耦合，如果大部分的高速信號在TOP 層走線，應選用方式一；如果大部分的高速信號在BOTTOM層走線，應選用方式二。
 
3.2 PCB走線的拓撲結構設計
    解決傳輸線效應的方法之一是正確選擇布線路徑和終端拓撲結構。最基本的拓撲結構有兩種：菊花鏈式結構和星形結構。在實際的設計的過程中，很難做到完全的這兩種結構，結構上對稱是拓撲設計的必要條件。對於菊花鏈布線， 在控制走線的高次諧波干擾方面效果最好， 但是這種走線方式布通率最低，並且不同信號接收端對信號的接收是不同步的。對於星形布線可以有效避免時鐘信號的不同步問題。

3.3 高速信號布線技巧
(1)控制關鍵信號線的走線長度
    在設計有高速跳變邊沿的信號線時，為避免PCB 板上的傳輸線效應，高速信號線的長度應儘可能的短。對於採用COMS或TTL電路設計的系統，工作頻率小於10MHz時，布線長度應小於700mil，上作頻率在50MHz時，布線長度應小於150mil；工作頻率超過75MHz時，布線長度
應在100mil以內。超過這個標準就會存在傳輸線效應。
(2)選擇合理的導線寬度
    PCB 導線的最小寬度主要由導線與絕緣基板間的粘附強度和流過它們的電流值決定。當銅箔厚度為2mil、寬度為40—60mil時， 通過2A的電流溫度低於3℃ 因此導線寬度為60mil可滿足要求。對於數字電路，通常選8－12mil導線寬度。當然，只要允許還是儘可能用寬線。由於採用了電源層和地層，所以不存存電源線和地線的寬度問題。整板範圍一般可以取10mil左右。
    導線的最小間距主要由最壞情況下的線間絕緣電阻和擊穿電壓決定。對於數字電路，在工藝允許的情況下，可使間距小至5～8mil。印製導線拐彎處一般取圓弧形， 而直角或夾角在高頻電路中會影響電氣性能 此外，用大面積銅箔時，選用柵格形狀。
(3)交叉干擾及傳輸線間串擾的抑制
    高速信號線近距離平行走線時，會引入“交叉干擾” 在同一層內， 若無法避免平行走線，可在平行信號線的鄰層放置大面積的“地” 來減少干擾。設計中選用疊層設計方式一，在走線層的鄰層恰是地層。在相鄰層間，走線必須遵循橫平豎垂的走線原則，否則會造成線間的串擾，增加EMI輻射。對於採用3—1所示的疊層設計的四層電路板，高速信號走線層之間有一個地層隔開並不直接相鄰，且高速信號層的間距較大，所以設計時基本上沒有考慮層間干擾，但通常還是會遵循橫平豎垂的原則，該原則不僅可以抑制干擾， 而且可以大大提高手動布線的布通率。

3.4 時鐘源的設計
    為減小高頻時鐘信號的干擾，儘可能選用滿足系統要求的最低頻率時鐘。新型DSP TMS320F2812提供內部鎖相環倍頻技術，最高可以
實現5倍的倍頻頻率。內部時鐘最高可達150MHz， 因此，外部最低可以採用30MHz的時鐘源。
    在布局時，時鐘源儘可能靠近DSP器件，以縮短傳輸線長度走線盡量短，以減少雜訊干擾及分佈電容的影響。當實際難以實現時，可用地
線將時鐘信號線進行“包地”處理。
    在設計中，選用30MHz有源晶振，其外殼接地，並採用SN74LVC14G進行電平轉換。同時對於時鐘源還採用了鐵氧體磁環和電容器構成的
濾波器進行電源濾波，以及RC濾波電路對輸出時鐘信號進行濾波。其設計電路如圖3-2所示。
 

4 電源可靠性設計
    在電路設計中，通常關心的是信號的完整性問題，而把電源和地當成理想的情況來處理。這樣做雖然能使問題簡化，但在高速電路中， 電源系統也是影響信號畸變的主要原因之一。因此，在高速電路的PCB設計中需要考慮電源系統的可靠性問題。設計電源布線過程中通常存在兩個問題：高頻電磁場引入的電源雜訊和線路阻抗帶來的壓降。為解決該問題可以採用兩種方案：一是採用電源匯流排技術；一是採用單獨的電源層進行供電。在控制器系統PCB的設計中，選用了第一種方案。

4.1 跨分割問題
    由於電力電子控制器控制的都是功率器件，而本身又需要提高工作速度降低功耗， 因此一塊PCB 中就會存在多種電源和地，如24V,+15V,-15V,5V,3.3V,1.8V,GND(模擬地),DGND(數字地)。為了不增加電路板的疊層以大幅降低製作成本， 同時保證電路板的可靠性， 就需要按照電路板的特點進行內電層分割。這又會導致電源和地平面的不完整，帶來了跨分割問題。
    跨分割問題主要因為內電的分隔以及密集過孔在內電層形成狹長隔離帶而產生，其主要危害有：導致走線阻抗不連續引起信號的反射；增加電流環路面積，加大環路電感使波形產生振蕩；增加電磁輻射；增加發生磁場耦合的可能等等。
    為避免跨分割問題的產生，在設計時需要注意以下幾個方面：

• 進行內電層分割時要注意會對哪些信號產生影響， 並進行適當的調整。
• 過孔設計不要過於密集， 以免造成電源和地平面的隔離帶。
• 接插件定義時充分考慮對內電層的影響，避免造成隔離。
• 走線要避免穿越隔離帶。

4.2 考慮電源和地的去耦
    PCB 設計的常規做法之一是在印製板的電源和地等各個關鍵部位配置適當的去耦電容。去耦電容的配置常遵循如下原則：

• 電源輸入端跨接10－100uF的電解電容器。如有可能，接100uF 以上的更好。
• 原則上每個集成電路晶元都應布置一個0．01uF的瓷片電容，也可每4－10個晶元布置一個1～10uF 的鉭電容。
• 對於存儲器件， 在晶元的電源線和地線之間直接接入去耦電容。
• 電容引線不能太長，引線越短去耦效果越好。特別地，高頻旁路電容不能有引線。
• 去耦電容要求較高的時候，不能使用瓷片電容或電解電容，而要選用鉭電容或聚酯電容，因前者分佈電感較大。

5 結束語
    本文依據高速電路電磁兼容理論，同時結合TMS320F2812 PCB 製作過程中的實踐經驗，論述了高速電路系統PCB設計中的可靠性設計方法， 為工程應用提供了可行途徑。