Cadence公司是一家eda軟體公司。成立於1988年。其主要產品線從上層的系統級設計到邏輯綜合到低層的布局布線，還包括封裝、電路版pcb設計等等多個方向。下面主要介紹其產品線的範圍。
1、板級電路設計系統。
包括原理圖輸入、生成、模擬數字/混合電路模擬，fpga設計，pcb編輯和自動布局布線mcm電路設計、高速pcb版圖的設計模擬等等。包括：
- Concept HDL原理圖設計輸入工具，有for NT和for Unix的產品。
- Check Plus HDL原理圖設計規則檢查工具。（NT & Unix）
- SPECTRA Quest Engineer PCB版圖布局規劃工具（NT & Unix）
- Allegro Expert專家級PCB版圖編輯工具 （NT & Unix)
- SPECTRA Expert AutoRouter 專家級pcb自動布線工具
- SigNoise信噪分析工具
- EMControl 電磁兼容性檢查工具
- Synplify FPGA / CPLD綜合工具
- HDL Analyst HDL分析器
- Advanced Package Designer先進的MCM封裝設計工具
2、Alta系統級無線設計
這一塊的產品主要是應用於網路方面的，我個人以為。尤其是它包括有一套的gsm模型，很容易搞cdma等等之類的東西的開發。但是我覺得做信號處理和圖象處理也可以用它，因為它裡面內的spw太牛了，至少是看起來是，spw最牛的地方就是和hds的介面，和matlab的介面。matlab裡面的很多模型可以直接調入spw，然後用hds生成c語言模擬代碼或者是hdl語言模擬代碼。（這我沒有license，沒有試過，看openbook上說的）。也就是說，要是簡單行事的話，就可以直接用matlab做個模型，然後就做到版圖了，呵呵。
Alta主要有下面的一些Package:
- SPW (Cierto Signal Processing Work System)信號處理系統。
可以說，spw包括了matlab的很多功能，連demo都有點象，呵呵。它是面向電子系統的模塊化設計、模擬和實現的環境。它的通常的應用領域包括無線和有線載波通信、多媒體和網路設備。在進行演算法設計、濾波器設計、c Code生成、軟/硬體結構聯合設計和硬體綜合的理想環境。它裡面非常有意思的就是信號計算器。 - HDS (Hardware Design System)硬體系統設計系統
它現在是SPW的集成組件之一。包括模擬、庫和分析擴展部分。可以進行spw的定點分析行為級和rtl級的代碼生成。 - Mutimedia多媒體 （Multimedia Design Kit)
我沒有見識過這部分的東東。在產品發布會的演示上看起來倒是很有意思。據說可以很快的生成一個多媒體的應用環境。它可以進行多媒體應用的設計，包括電視會議系統、數字電視等等以及任何種類的圖象處理系統的設計。 - 無線技術Wireless（IS-136 Verification Environment)
無線電技術標準系統級驗證工具，可以在系統級的抽象層上生成、開發和改進遵守IS-54/136 標準的信號處理演算法。在完成硬體結構設計后，就可以使用hds直接生成可綜合的hdl描述和相應的標準檢測程序（testbench）。 - IS-95無線標準系統級驗證
同上。呵呵。 - BONeS網路?議分析和驗證的設計工具。
這個東東看起來很有意思。它是一套軟體系統，專門用來做多媒體網路結構和?議的設計這個東東看起來很有意思。它是一套軟體系統，專門用來做多媒體網路結構和?議的設計的。可以用來快速的生成和分析結構單元之間的信息流的抽象模型，並建立一個完整的無線網路的運作模型。例如，用戶可以改進atm轉換器的演算法，並建立其基於微處理器包括高速緩存和內存和匯流排、通信處理方法的應用模型。 - G、VCC 虛擬?同設計工具包
它是用來進行基於可重用的ip核的系統級設計環境。
在上面的這些東西中，我覺得很重要的還是需要有庫的支持，例如在spw裡面就要有對應的不同的演算法的hdl庫的支持，才能夠得到最後rtl級的實現。在大學版中，這些部分的license和部分bin代碼也沒有提供。
3、邏輯設計與驗證（LDV）設計
這部分的軟體大家都應該是很熟悉的，因為pc版的d版好象現在已?很普及了。^-^這裡簡單介紹一下cadence的ldv流程，雖然感覺大家用synopssy還是居多。
首先是老闆產生一個創意，然後就是設計人員（學生）使用vhdl或者是verilog語言對設計來進行描述，生成hdl代碼。然後，可以用Verilog-XL, NC-Verilog, LeapfrogVHDL NC-VHDL等工具來進行行為級模擬，判斷設計的可行性，驗證模塊的功能和設計的debug。然後是調試和分析環境中使用代碼處理箱（verisure/for verilog) (VHDLCover/for VHDL)分析模擬結果，驗證測試級別。然後用Ambit BuildGates進行綜合，並使用綜合后的時延估計（SDF文件）來進行門級模擬，然後再使用verifault進行故障模擬。
以上是很簡單的一個流程，實際上系統級設計后，就應該進行設計模擬的，要是設計是一個大的模塊的話。而且在綜合的時候，寫綜合限制文件也是很麻煩的，要求很多次的反覆。上面的流程還不包括測試的加入（如掃描啦什麼的）。上面的流程對於小設計是可以的。
LDV包括的模塊有下面的這些東西：
- verilog-xl模擬器
這個不用多說了，這是業界的標準。 - Leapfrog VHDL模擬器
支持混合語言的模擬，其vhdl語言的模擬是通過編譯后模擬，加快了速度。 - Affirma NC Verilog模擬器
其主要的特點是適合於大系統的模擬。 - Affirma NC VHDL模擬器
適用於VHDL語言的模擬。 - Affirema 形式驗證工具--等價檢驗器
- Verifault-XL 故障模擬器
感覺故障模擬是最費時間的模擬步驟。用來測試晶元的可測性設計的。 - VeriSure代碼覆蓋率檢查工具
- Envisia Build Gates 綜合工具
Ambit 的BuildGates的特性中，我覺得最好用的應該是它的PKS的feature，當然，呵呵我沒有它的license。因為在pks feature中，ambit可以調用se的pdp等物理布局工具來進行時延估計。這樣的話，我覺得它的Timing 會比synopsys要好。在我試過的synopsys的小的設計中，大概它的誤差在100%左右，呵呵。綜合后時間是2.9ns,布局布線和優化后的時間是5ns。可是ambit的綜合肯定是要比synopsys的差的，因為它沒有很大的庫的支持，在大的邏輯塊的綜合的時候我覺得就可以很明顯的感覺出來的。我沒有具體試過，那位大蝦有時間可以比較一下他們的綜合特性。
4、時序驅動的深亞微米設計
這部分是底層設計的軟體。底層設計的工作我感覺是細活，來來回回是需要走很多次重複的流程的。在以前的設計流程中( .6um及其以上 )，一般情況下對於連線延時是可以不用考慮，或是說它們對設計的影響不算很大。在設計完成後，做一下pex，然後模擬一下，小
設計的話，多半是可以通過的。
現在的很多軟體都直接在布局階段就將線路延時考慮進去，這也是現在的深亞微米設計的要求。因為在設計中，連線延時對整體設計的影響很大，因此甚至在綜合階段就需要考慮到floorplan的影響。synopsys和ambit和jupiter(Avanti!公司的綜合軟體)等在它們的綜合過程中都加入了這樣的考慮。
candence的軟體中，有SE和design planner兩個主要的軟體來進行時序驅動的設計,cadence 的這塊的軟體推出很早，可惜就是更新比較慢，現在象avanti公司的軟體都把布局布線，時序分析和綜合等等幾乎全套的流程都統一起來的時候，cadence現在在底層還沒有什麼創新的地方，還是幾年前的模樣。
Cadence 的底層軟體有下面這些：
- 邏輯設計規劃器。
這是用於設計早期的規劃工具。其主要用途是延時預測、生成供綜合工具使用的線路負載模型。這個工具是用來在物理設計的早期象邏輯設計者提供設計的物理信息。 - 物理設計規劃器。
物理設計的前期規劃。對於大型設計而言，物理設計的前期規劃非常重要。很多流程中，在前期的物理規劃(floorplan)結束后，就需要一次反標驗證設計的時序。 - SE (Silicon Ensemble)布局布線器
se是一個布局布線的平台，它可以提供多個布局布線及後期處理軟體的介面。 - PBO Optimization基於布局的優化工具
- CT-GEN 時鐘樹生成工具
- RC參數提取
HyperRules規生成，HyperExtract RC提取，RC簡化，和delay計算 - Pearl靜態時序分析
Pearl 除了界面友好的特點外，還有就是可以和spice模擬器交換數據來進行關鍵路徑的模擬。 - Vampire驗證工具
5、全定製ic設計工具：
- Virtuos Schematic Composer : IC Design Entry 它是可以進行混合輸入的原理圖輸入方式。支持 vhdl/hdl語言的文本輸入。
- Affirma Analog DEsign Environment
這是一個很好的混合信號設計環境 - Virtuos Layout Editor版圖編輯
它支持參數化單元，應該是一個很好的特性。 - Affirma Spectra 高級電路模擬器
和hspice一類的模擬器。 - Virtuoso Layout Synthesizer
直接的layout生成工具，小規模設計環境 - Assura 驗證 環境，包括diva
- dracula驗證和參數提取包
- ICCragtsman 布局設計的環境。在面向ip的設計中比較合適。
