基於 Modelsim FLI 介面的FPGA模擬技術

admin @ 2014-03-26 , reply:0

摘要:本文介紹了如何利用modelsim提供的FLI(Foreign Language Interface)介面進行VHDL設計文件的協同模擬,給出了協同模擬的意義以及協同模擬的程序結構和系統結構。

關鍵詞:FPGA,模擬軟體,協同模擬

1、Modelsim 及 FLI介面介紹
    Modelsim是 Model Technology(Mentor Graphics的子公司)的 HDL 硬體描述語言模擬軟體,可以實現 VHDL, Verilog,以及 VHDL-Verilog 混合設計的模擬。除此之外,Modelsim還能夠與 C 語言一起實現對 HDL 設計文件的協同模擬。同時,相對於大多數的 HDL 模擬軟體來說,Modelsim 在模擬速度上也有明顯優勢。這些特點使 Modelsim 越來越受到 EDA設計者、尤其是 FPGA 設計者的青睞。
     Modelsim的 FLI介面(即 Foreign Language Interface)提供了C 語言動態鏈接程序與仿
真器的介面,可以通過 C 語言編程對設計文件進行輔助模擬。

2、協同模擬系統結構及意義
    協同模擬就是利用模擬工具提供的外部介面,用其他程序設計語言(非 HDL 語言,如C 語言等)編程,輔助模擬工具進行模擬。Modelsim 提供了與 C 語言的協同模擬介面。以Windows 平台為例,用戶通過 modelsim提供的 C 語言介面函數編程,生成動態鏈接庫,由modelsim調用這些動態鏈接庫進行輔助模擬(圖 1)。
 

圖 1  協同模擬示意圖

   Modelsim 與 C 語言協同模擬一是用於產生測試向量,避免手工編寫測試向量的繁瑣;二是可以根據程序計算結果自動檢查模擬結果正確與否;三是模擬其他模塊(如 RAM)的功能,在系統級對設計文件模擬。實際中一般是把一和二結合在一起,用程序產生模擬向量,一方面輸出給設計文件作為輸入,另一方面由程序本身對該向量計算,把得到的結果與模擬器的輸出結果比較,檢查邏輯是否正確(圖 2)。至於模擬功能,現在已經有一些通用晶元的模擬程序,如 denali 可以模擬 RAM 的功能。另外,用戶也可以利用 modelsim 提供的編程介面自己模擬一些晶元的行為,然後與設計文件連接到一起模擬。
 

圖 2   語言測試程序對 VHDL 設計的協同模擬結構圖

3、C語言對 VHDL設計的協同模擬
3.1 構成框圖
    模擬文件的構成如圖 3 所示,包括 HDL 文件和動態鏈接庫(即 C 程序)。圖中 C 程序對應的 VHDL 文件要負責聲明對應的動態連接庫文件名及初始化函數,另外還可以給出一些調用參數。動態鏈接庫中用到的輸入輸出信號也要在對應的 VHDL 文件中聲明。

 
圖 3  模擬文件構成示意圖
   例如,假定有一個DLL文件名為sim.dll,  對應的初始化函數為sim_init,有輸入信號in1,in2,輸出信號 out1,out2,可以這樣編寫對應的 VHDL 文件(sim.vhd):
  library ieee;
  use ieee.std_logic_1164.all;
entity sim is
port(
  in1  : in std_logic;
  in2  : in std_logic;
  out1  : out std_logic;
  out2  : out std_logic;
);
end entity sim;
architecture dll of sim is
    attribute foreign : string;
attribute foreign of dll : architecture is "sim_init sim.dll”
begin
end;
圖 4  與動態鏈接庫對應的 VHDL 文件(sim.vhd)示例

   模擬時,模擬器對頂層的 HDL 文件進行模擬,並根據各 VHDL 文件的動態鏈接庫聲明來調用、執行相應的動態鏈接庫。
3.2 動態鏈接庫的程序結構
    modelsim 在模擬時,根據 VHDL 文件的聲明,調用 DLL 文件(如 sim.dll)。在 VHDL文件中已經給出了調用文件(sim.dll)和初始化函數名(如 sim_init),modelsim根據這些信息,調用 sim.dll中的 sim_init 函數,完成初始化工作。初始化包括:
1.   初始化全局變數;
2.   設置 VHDL 輸入輸出信號與 C 程序變數的對應關係;
3.   設置輸出信號的一些初始狀態(mti_ScheduleDriver);
4.   設置在模擬器重新模擬(restart)和模擬器退出模擬(quit)等情況下執行的一些函
數(mti_AddRestartCB 和mti_AddQuitCB 等),如釋放動態申請的內存等等;
5.   設置敏感表,給出在某些信號發生某些變化(如時鐘上升沿等)時執行的函數。
6.   等等。
 
   下面結合 3.1的例子(sim.vhd),給出C 程序的設計步驟。
1.  包含頭文件,包括 C程序常用的一些頭文件和 modelsim給出的外部語言介面頭文件mti.h。Modelsim給出的外部介面函數說明、類型定義等都在 mti.h 中。
2.  定義自己的結構體,這一點主要是為了編程方便,例如輸入輸出信號對應的變數在各函數中基本上都會用到,可以把這些變數定義成一個結構,便於參數傳遞。例如,我們可以把 3.1 的 sim.vhd 輸入輸出信號對應的變數定義成結構:
typedef struct {
 driverID out1;
 driverID out2;
 signalID in1;
 signalID in2;
}PortStruct;
其中 driverID 表示輸出信號對應的變數;signalID表示輸入信號對應的變數。這樣,這裡定義的變數 out1, out2, in1, in2 就分別與 sim.vhd中的信號 out1, out2, in1, in2 對應。
3.  編寫初始化函數
初始化函數的定義為:
init_func(mtiRegionIdT region, char *param, mtiInterfaceListT  *generics,
     mtiInterfaceListT *ports)
各參數的含義可以參閱 modelsim的用戶手冊。
下面結合上面給出的初始化函數要完成的任務來詳細說明。
a.  初始化全局變數(略)
b.  設置 VHDL 輸入輸出信號與 C 程序變數的對應關係。這是通過調用 mti_FindPort 函數實現的。mti_FindPort 函數定義為:
   mtiSignalIdT mti_FindPort(mtiInterfaceListT *list, char *name);
例如,定義輸入輸出信號對應的結構為ip:
  PortStruct ip;
就可以用:
  ip.in1 = mti_FindPort(ports, “in1”);
來實現輸入信號in1與變數in1的對應關係。
  對輸出信號來說,它的目的是產生驅動,因此,這些變數(out1和out2)除了要找到對應的輸出信號外,還要驅動這些信號。對信號的驅動可以通過調用mti_CreateDriver函數來實現。該函數的定義為:
  mtiDriverIdT mti_CreateDriver(mtiSignalIdT sig);
由於這些變數一般只用於對外驅動,因此可以簡單寫成下面的形式:
  ip.out1 = mti_CreateDriver(mti_FindPort(ports, “out1”));
 c.  調用mti_ScheduleDriver函數,設置輸出信號的初始狀態。mti_ScheduleDriver函數的
定義為:
    void mti_ScheduleDriver(  mtiDriverIdT driver, long value, mtiDelayT delay, 
        mtiDriverModeT mode);
其中driver是輸出信號對應的變數名,如我們這裡的ip.out1和ip.out2;value是要設置(驅動)
的值,如高電平(‘1’,對應value為3)、低電平(‘0’,對應value為2)、高阻(‘Z’,對應value為4)、
未賦值(‘U’,對應value為0)等等;delay是從當前時間開始到把信號驅動成給定值(value)的
等待時間,單位與模擬器當前使用的最小時間單位相同;mode為信號模式,有兩個值可供
 3

選擇:MTI_INERTIAL或者是MTI_TRANSPORT,分別對應於標準VHDL語言的INERTIAL
和TRANSPORT。例如,我們設置信號out1的初始狀態為低電平:
    mti_ScheduleDriver(ip.out1, 2, 0, MTI_INERTIAL);
  d.  設置在模擬器重新模擬(運行命令restart)或退出模擬(運行命令quit –sim)等情況下調用的函數。這一部分主要是為了釋放內存或者保存當前狀態等。以restart為例,假設我們在程序中用malloc申請了存儲空間buf,在模擬器“restart”時需要釋放,就可以用以下的
函數調用來註冊:
  mti_AddRestartCB(free, buf);
在註冊后,當模擬器運行命令restart時就會調用free(buf)。
  其他一些函數可以參照modelsim的用戶手冊,這裡不再詳述。
 e.  設置敏感表,給出在某些信號發生某些變化時(如時鐘上升沿等)執行的函數。例
如,在輸入信號in1發生變化時,要執行函數in1_change(in1_change為用戶定義好的函數),
可以這樣定義:
 processID proc;
  proc = mti_CreateProcess("P_in1change", in1_change, &ip);
 mti_Sensitize(proc, ip.in1, MTI_EVENT);
也就是說,先創建進程,然後設置敏感表,當滿足敏感表的條件時,模擬器就會執行該進程。
mti_CreateProcess函數的定義為:
 mtiProcessIdT mti_CreateProcess(char *name, mtiVoidFuncPtrT func, void *param);
其中name是將要在模擬器窗口中顯示的名稱;func是要執行的函數;後面的param是要傳給
func的參數。mti_Sensitize的定義為:
  void mti_Sensitize(mtiProcessIdT proc, mtiSignalIdT sig, mtiProcessTriggerT when);
其中proc為調用mti_CreateProcess的返回值;sig為信號名,即VHDL文件的輸入輸出信號對
應於C程序的變數;when可以取MTI_EVENT或者MTI_ACTIVE兩種值。
3.4 C程序的編譯
對 Windows平台,採用的編譯器是 Microsoft Visual C++,並用如下的命令行進行編譯:
  cl -c -I<install_dir>\modeltech\include app.c
    link -dll -export:<C_init_function> app.obj <install_dir>\modeltech\win32\mtipli.lib
上面的<install_dir>是 modelsim 的安裝目錄,<C_init_function>是 C 程序的初始化函數名,
如我們給出的 sim.c 中的 sim_init。編譯之後就可以生成.dll 文件。
 
最後,模擬向量是用 C語言還是用 HDL 直接產生,要視設計者的應用而定,選取最簡
單的方式。在大多數情況下,用 C語言和 HDL 聯合生成測試向量會更方便些。
 
參考文獻:
1、《可編程邏輯系統的VHDL設計技術》[美]Kevin Skahill編著,朱明程  孫普 譯,東南大學出版社,
1998.9
2、“Modelsim User’s Manual”, Mentor Graphics, Modelsim幫助文件
 
 
 
通信地址:安徽省合肥市四號信箱電子工程與信息科學系(230027)  胡軍強 收
電話:0551-3603634 
E-mail: jqhu@mail.ustc.edu.cn




[admin via 研發互助社區 ] 基於 Modelsim FLI 介面的FPGA模擬技術已經有1606次圍觀

http://cocdig.com/docs/show-post-43417.html