Modelsim、Synplify.Pro、ISE設計全流程

第一章 Modelsim編譯Xilinx庫
本章介紹如何編譯HDL必須的Xilinx庫和結構模擬。
創建將被編譯庫的目錄
在編譯庫之前，最好先建立一個目錄（事實上必須建立一個目錄），步驟如下。（假設Modelsim的安裝目錄是“$Modeltech_6.0”，ISE的安裝目錄是“$Xilinx”）

•  在“$Modeltech_6.0/”目錄下建立一個名為XilinxLib的文件夾；
•  啟動Modelsim后，從“File”菜單項中點擊“Change Directory”並指定到剛剛建立的那個文件夾“XilinxLib”；
•  接下來要做的事情是將Xilinx庫編譯到“XilinxLib”文件夾中。有三個庫需要被編譯。它們分別是“simprims”，“unisims”和“XilinxCoreLib”；（所有這些庫文件都在“$Xilinx/verilog/src”目錄下）
•  點擊Modelsim中的“Workspace”窗口，建立一個名為Xilinx_CoreLib的新庫；（這個操作創建一個名為“Xilinx_CoreLib”的文件夾，你可以在“Workspace”窗口中看到它）
•  現在開始編譯！在“Compile”菜單中點擊“Compile”，選擇
  “$Xinlinx/verilog/scr/XilinxCoreLib”目錄中所有的文件，在彈出的對話框中選中剛剛建立的“Xilinx_CoreLib”文件夾，再點擊“Compile”按鈕就可以了編譯了；
   
   
•  用同樣的方式編譯其他兩個本地庫（“simprims”和“unisims”）；

二、調用Xilinx CORE-Generator
當需要在設計中生成參數化和免費的IP內核（黑箱子）時，無論是通過原理圖方式還是HDL方式，CORE-Generator都是一個非常有用的程序。
利用CORE-Generator創建一個IP核
利用Xilinx提供的CORE-Generator來生成IP核是非常簡單的。內核是全參數化的，這就意味著你只需要在空白處填入幾個數字和參數，然後程序就會自動產生一個你所需要的
內核。（有些內核是全免費的，有些則沒有這麼慷慨）
利用CORE-Generator來生成IP核的步驟如下：

•  在“程序”中找到“Xilinx”項，然後在“Accessories”中啟動單獨存在的“CORE-Generator”；
•  在“Part”標籤欄中選擇恰當的FPGA模型；
   
•  從“Generation”標籤欄中選擇正確的設計流；（完成後按“OK”按鈕）
•  定製你的參數化內核；
•  在內核生成的同時，會彈出一個“Readme File”的信息框來通知一些重要的信息；
   
•  “*.v”文件是用來作模擬和綜合用的，而“*.veo”文件是用來作綜合實例用的。（調用意味著把相應的文件加入Synplify.Pro工程中，而實例指的是可以拷貝這個文件中的某些線到HDL設計的頂層模塊中去。退出！）

第三章 使用Synplify.Pro綜合HDL和內核
綜合是將設計好的HDL代碼，圖形代碼和原理圖轉變成邏輯單元的技術。同與硬體執行和物理布線非常接近的物理綜合相比，邏輯綜合是更高層次的綜合技術。
利用Synplify.Pro進行邏輯綜合
Synplify.Pro對於大容量低價格的Xilinx Spartan系列FPGA而言，有著非常好的綜合能力。
具體步驟如下：

•  首先創建一個工程；
•  往工程中加入HDL文件（我的演示文件有三個文件，CORE-Generator生成的“async_fifo.v”和“dcm4clk”和一個Verilog頂層文件“top.v”）。在Synplify.Pro環境中設置“Implementation Option”;（如果讀者非常熟練的話，可以省略這步）
•  往CORE-Generator生成的兩個Verilog文件中插入Synplify.Pro能夠識別的指示這些指示告訴綜合器如何處理這兩個特殊的文件；
   
•  插入“/*synthesis syn_black_box*/”指示通知Synplify.Pro把模塊當作黑箱子來處理，同時指示“/*synthesis syn_isclock=1*/”表示這個作為時鐘輸入端的埠不能被綜合器識別，因為它除了埠名外沒有下層結構；
•  將工程保存在合適的地方，然後綜合這個工程；
•  在綜合完成後，選擇“Technology View”按鈕來觀察層次結構；（你可以發現內核文件已經被綜合成黑箱子了）
   
•  繼續深入了解“dcm4clk1”模塊的結果；
   
•  不管你相信與否！Synplify.Pro已經生成了你所希望的東西。（擁有專用Clock-Input-Buffer，IBUG連接的DCM結構，並且有一個從Global-Clock-Buffer，BUFG的反饋結構“CLKFB”）