用單片機實現SRAM工藝FPGA的加密應用

在現代電子系統設計中，由於可編程邏輯器件的卓越性能、靈活方便的可升級特性，而得到了廣泛的應用。由於大規模高密度可編程邏輯器件多採用SRAM工藝，要求每次上電，對FPGA器件進行重配置，這就使得可以通過監視配置的位數據流，進行克隆設計。因此，在關鍵、核心設備中，必須採用加密技術保護設計者的知識產權。
1 基於SRAM工藝FPGA的保密性問題
　　通常，採用SRAM工藝的FPGA晶元的的配置方法主要有三種：由計算機通過下載電纜配置、用專用配置晶元（如Altera公司的EPCX系列晶元）配置、採用存儲器加微控制器的方法配置。第一種方法適合調試設計時要用，第二種和第三種在實際產品中使用較多。第二種方法的優點在於外圍電路非常簡單，體積較小，適用於不需要頻繁升級的產品；第三種方法的優點在於成本較低，升級性能好。
　　以上幾種方法在系統加電時，都需要將配置的比特流數據按照確定的時序寫入SRAM工藝的FPGA。因此，採用一定的電路對配置FPGA的數據引腳進行採樣，即可得到配置數據流信息。利用記錄下來的配置數據可對另一塊FPGA晶元進行配置，就實現了對FPGA內部設計電路的克隆。典型的克隆方法見圖1。

2 對SRAM工藝FPGA進行有效加密的方法
　　由於SRAM工藝的FPGA上電時的配置數據是可以被複制的，因此單獨的一塊FPGA晶元是無法實現有效加密的。FPGA晶元供應商對位數據流的定義是不公開的，因此無法通過外部的配置數據流信息推測內部電路。也就是說，通過對FPGA配置引腳的數據進行採樣可得到配置信息。但也不能知道內部電路結構。如果在配置完成後使FPGA處於非工作狀態，利用另外一塊保密性較強的CPU產生密碼驗證信息與FPGA進行通信，僅在驗證成功的情況下使能FPGA正常工作，則能有效地對設計進行加密。具體電路結構見圖2。

系統加電時，由單片機對SRAM工藝的FPGA進行配置。配置完成時，FPGA內部功能塊的使能端為低，不能正常工作。此時，單片機判斷到配置完成後，將ASET信號置為高電平，使能FPGA內的偽碼發生電路工作；同時，單片機產生一個偽碼驗證信息，在FPGA中將兩路偽碼進行比較，兩者完全匹配時，FPGA內部電路正常工作，否則不能正常工作。加密電路主要利用了配置完成後處於空閑狀態的單片機和FPGA內部分邏輯單元，沒有增加硬體成本。
　　由上述討論可知，系統的加密能力主要由CPU的加密能力決定。這就要求CPU的加密演演算法要足夠複雜，使得對驗證信息的捕獲與識別足夠困難。最常見的加密演演算法就是產生兩個偽隨機序列發生器：一個位於SRAM工藝的FPGA內；另一個位於CPU內。當兩者匹配時，通過驗斑點。對PN碼有兩點要求：一方面，要求偽隨機序列的長度足夠長，使得要捕獲整個序列不太可能；另一方面，偽隨機序列的線性複雜度要足夠高，使推測偽隨機序列的結構不易實現。
　　通常採用的偽隨機碼發生器的反饋電路如圖3所示。實際中，可採用級數較高的線性反饋移位寄存器來產生偽隨機碼。如採用40級線性移位寄存器產生的最大序列的周期為2 40=10 12。若將所有偽隨機碼截獲並存儲，就需要1000Gb的存儲空間；若碼速率為50Kbps，捕獲時間將長達5555小時；當增加移位寄存器的級數時，所需的存儲空間和捕獲時間都會呈指數增長，以至於難以實現。採用較為簡單的線性反饋電路被推測出反饋結構的可能性較大，因此實際的系統中，除了級數要較多之外，往往通過對多個線性移位寄存器產生的偽碼進行特定運算產生長碼，以增加所產生偽碼的線性複雜度。

3 FPGA內的校驗洞作電路
　　在此採用40級線性反饋移位寄存器來產生偽隨機碼，特徵多項式為20000012000005（八進位表示）。其移位寄存器表示形式為：Bin=B23 XOR B21XORB2XORB0，FPGA內工作電路見圖4。

在上電之後，單片機將圖4中的電路配置在FPGA中。配置完成後，單片機發送的ASET信號由低電平跳變為高電平，使得FPGA內的PN碼產生電路開始工作，並於CPU發送過來的PN碼進行比較。比較結果一致就使能USER_DESIGN模塊正常工作。其中PLL_BITSYS模塊用來發生VERIFY_PN的位同步時鐘，採用微分鎖相原理實現。各種參考資料都有較多介紹，在此不再詳述。
　　COMPARE_PN模塊完成對單片機發送的偽隨機碼和PNMA_PRODUCER模塊產生的偽隨機碼的比較：當兩路相同，輸出1，不同時輸出0；若兩路偽碼完全匹配，則恆定輸出1，使USER_DESIGN電路正常工作，否則，輸出為類似於偽碼的信號，使USER_DESIGN電路不能正常工作。
4 FPGA內的偽隨機碼產生電路
PNMA_PRODUCER模塊和來產生偽隨機碼，採用移位寄存器實現，具體電路見圖5。

LPM_SHIFTREG為移位寄存器模塊。移位寄存器ASET端為非同步置位端，高電平有效，即ASET為高時，將初值85置入移位寄存器內，LPMSHIFTREG模塊的“DIRECTION”設置為“RIGHT”即移位方向為右移。Q[39..0]表示40位移位寄存器的各個狀態，SHIFTIN為串列輸入，SHIFTIN為Q0、Q2、Q21、Q23四個狀態異或運算的結果。
　　系統加電時，單片機將ASET置為低電平，經過一個非門，變成高電平使移位寄存器處於置位狀態。在配置完成後，單片機將ASET信號置為高電平，經非門使移位寄存器正常工作。
　　利用移位寄存器電路產生偽隨機碼的電路非常簡單，反饋邏輯也便於修改。
5 單片機驗證偽碼的程序
　　在位定址區（20H～2FH）定義了位元組變數WORD1、WORD2、WORD3、WORD4、WORD5，用來存儲移位寄存器的40個狀態。其中Q0對應WORD1.0，Q1對應WORD1.1……Q39對應WORD5.7。同時，在位定址區定義了WORD6、WORD7、WORD8、WORD9，用來進行後面的反饋邏輯計算。
　　單片機一上電，首先將ASET腳清零，同時，也將PNMA腳清零，將初值55H作為移位寄存器的初始狀態，接著完成FPGA的上電配置工作。配置完成後，單片機檢測來自FPGA的外部中斷CONFDONE。如果配置完成，CONFDONE為高電；否則，為低電平。在檢測到CONFDONE為高電平，即配置完成後，單片機將ASET腳置為1，使能FPGA內的偽碼發生電路工作，單片機產生偽隨機碼的流程。配置完成後，首先將Q0輸出到PNMA引腳，接著計算反饋邏輯輸入，將參與反饋運算的幾個狀態運算結果存在中間變數MID_VARY中。然後，對各個狀態進行右移，為了提高運算效率，使用了帶進位C的位元組循環右移指令。移位完成後，將MID_VARY存入Q39，再將新的Q0輸出到PNMA引腳，程序循環執行產生偽隨機碼。