名稱:LSI封裝的發展
LSI封裝的市場動向
世界電子信息設備市場，按 LSI封裝形式加以歸納，如圖 1所示，總交貨量在 2003年轉向增大，其後順逐增加，到 2005年預料將達到 2001年的 1.5倍的規模。
從封裝形式看，以 SOP(小外型封裝 )和 QFP(四邊扁平封裝 )為代表的表面貼裝居於主流，佔壓倒的比例，此趨勢在 2005年也幾乎不變。從增長率看， 2005年預料將比 2001年上升 50%。
與之相對， DIP(雙列直插式封裝 )為代表的引腳插入型封裝在 2002年只佔總量的 10%，但逐漸減少的趨勢一直持續，到 2005年將縮小到 6%左右。而另一方面，以 BGA(球柵陣列 )或 CSP(晶元尺寸封裝 )為代表的面陣列封裝在 2002年以後顯示了較大的增長率，到 2005年將為 2001年的 3倍規模，達到所有封裝 10%以上的佔有率。
除上述外，預料有顯著增長的將是 3D形式的 SiP封裝 (系統封裝 )。在 2001年時幾乎還是出不來統計數字的程度，但 2005年將達到 2001年 5倍的規模，比例佔到整個封裝的 3%以上。
圖 1多種封裝形式需求量變化與預測
圖 2 LSI封裝形式的變化
LSI封裝的技術演進
總體分析
系統產品熱電性能不斷提升，特別是高頻高引腳數的需求，促使封裝技術從傳統的周邊引腳封裝走向面陣列封裝，也就是引腳插入型進展到表面貼裝，而後從 SCP(單晶元封裝 )進展到 SiP。新的封裝形式問世，但並不意味著過去的封裝便馬上被取代而消失了，在相當一段時間內，仍是過去的封裝形式佔據主流。即使今天，周邊引腳封裝的 SOP及 QFP仍佔大多數。各種封裝形式在技術上的變化示於圖 2。
早期的 DIP封裝引腳位於 IC的兩側，多用於引腳數在 64隻以下的器件，包括各種存儲器和微控制器。之後的表面貼裝又分為引腳在 IC兩側的 SOP和引腳分佈在 IC四周的 LCC(有引線 /無引線晶元載體 )和 QFP形式。 SOP用於引腳數在 64隻以下的器件，包括 TSOP(薄型小外型封裝 )、 TSSOP(薄型微縮小外型封裝 )、 SSOP(微縮小外型封裝 )、 SOJ(小外型 J型引腳 )等。 QFP常用於 ASIC、邏輯 IC與各種中低端器件的高引腳數封裝，引腳數範圍為 36-208和 212-304。
為配合 IC引腳數越來越多以及器件體積走向輕薄短小的趨勢， 1990年代之後開始發展以錫球連接晶元與電路板的 BGA封裝形式，並進一步發展出 FPBGA(微細間距 BGA)、 CSP、 FCP(倒裝晶元封裝 )、 WLP(晶圓級封裝 )、 TCP(卷帶式封裝 )，以及結合多種封裝技術將多顆晶片結合在一起的 MCP(多晶元封裝 )、 SiP等高端封裝技術，以滿足 CPU、 PC晶元組、繪圖晶元、 FPGA、 ASIC晶元的高效能、高速、高集成度、高 I/O數、環保、省電等需求。
BGA封裝適用於高引腳數 IC產品，主要為 SoC、繪圖晶元組、 FPGA、無線通信等應用晶元，尤其 I/O數超過 300，傳統的引腳插入型封裝方式已經無法滿足需求， BGA封裝市場因而日漸擴大。
CSP適用於低引腳數 IC，封裝后的 IC面積比裸晶元大小不超過 1.2倍， CSP的優點在於小型與薄型，可提供良好的散熱性，主要用於 DRAM、 SRAM、 Flash等存儲器產品。尤其是 SDRAM延伸出來的新器件 DDRⅡ超向高速，體積小，高容量發展，以 CSP為標準封裝形式，傳統的 TSOP封裝已無法支持其基本架構，必須向 CSP轉型。
三大技術趨勢
Flip Chip技術為典型的晶圓級封裝，以晶元凸塊 (bump)與基板 (substrate)連接而取代打線接合 (wire bonding)技術，適合 I/O數在 1000以上的產品，其優勢在於能大幅提高產品的電性和散熱效能。 Flip Chip適合高引腳數、高速、多功能的器件，如具備通信、上網、無線傳輸、數字圖象處理、 GPS功能的高效能 MCU、 MPU、 ASIC、 RF、高端 DSP、 SoC、繪圖晶元組等，應用層面十分廣泛。但其進入門檻高，技術勝出者才能佔盡市場優勢。
傳統 IC封裝製程是先將晶圓切割成裸晶元，再進行測封，而 WLP簡化了上述流程，直接在整個晶圓上進行封裝和測試之後，再切割成單顆晶粒，中間不再需要經過任何封裝步驟，明顯縮小了 IC尺寸，亦大幅降低了封裝成本。 WLP的優點還在於：由於晶元與電路板間只隔著焊球，因此可縮短電路傳輸路徑，降低了電感與電容，故可有效減少電流損耗與電磁波干擾發生的機率，進而提高電路的工作效率；由於少了 IC外部密封的塑膠或陶瓷包裝，故 IC晶元工作時所產生的熱損耗，可直接從晶元背部以熱傳導與熱輻射的方式發散，可有效解決移動電子裝置的散熱問題。目前攜帶型電子產品如行動電話、 PDA、筆記本電腦、數碼相機與 MP3播放器等，皆受惠於 WLP技術。應用主要集中在三個領域，亦即低 I/O數 IC(如模擬、射頻、功放、電源器件 )、存儲器 (EEPROM、 Flash)與無源元件。未來市場發展除了低引腳數器件持續增加外，存儲器等高速器件的應用也將會不斷發展。
SoC現階段的發展面臨瓶頸與挑戰，如 0.13微米的光罩費用就高達 100萬美元以上，另一方面製程間距越縮小，柵極漏電流越大，再者細微化后亦造成高速化困難。 SiP由於封裝中各個元件間仍維持獨立，因此可避免遇到 SoC設計中模擬與數字電路集成后製程上的困難，並降低電路設計的複雜度，縮短設計時間，並可確保良品率。因此在 SoC技術尚未成熟之際， SiP有良好的發展機會，將成為許多系統廠商的首眩過去的 SiP技術，仍以將組合成系統的多個裸晶元放在同一個基板平面上的 2D形式為主，而將 IC與基板連接的方式，則有打線、倒裝以及卷帶自動接合 (Tape Automated Bonding， TAB)等等技術，此種封裝形式仍有電路傳輸路徑過長，封裝體積太大的種種缺點。之前的 MCM(多晶元模塊 )封裝即是一個 2D平面形式的 SiP案例。 MCM是將多個 IC放置於同一個基板平面上、再以打線互相連接。但此種封裝形式除了以上傳輸路徑長，封裝體積難以縮小的缺點之外，在良品率的控制上也有困難，為了改善上述缺點，目前 SiP以逐漸朝向將晶元以 3D形式堆疊封裝的趨勢發展。 3D堆疊封裝分為兩種，一是直接先堆疊裸晶元並連接於基板后，再進行封裝 (chip stacked)，另一種則是將多個封裝好的晶元堆疊之後再組合到一起 (package stacked)。前者的封裝方式，最多只能重疊四層裸晶元，而且在測試上有其難度，目前 3D形式的 SiP仍是以後者的 package stacked為主，不但擁有可預先測試的優點，可堆疊的層數也較多，而且可滿足輕薄短小的需求。
