Modelsim的功能模擬和時序模擬

admin @ 2014-03-26 , reply:0

    FPGA 設計流程包括設計輸入,模擬,綜合,生成,板級驗證等很多階段。在整個設計流程中,完成設計輸入並成功進行編譯僅能說明設計符合一定的語法規範,並不能說明設計功能的正確性,這時就需要通過模擬對設計進行驗證。在FPGA 設計中,模擬一般分為功能模擬(前模擬)和時序模擬(后模擬)。功能模擬又叫邏輯模擬,是指在不考慮器件延時和布線延時的理想情況下對源代碼進行邏輯功能的驗證;而時序模擬是在布局布線後進行,它與特定的器件有關,又包含了器件和布線的延時信息,主要驗證程序在目標器件中的時序關係。在有些開發環境中,如 Xilinx ISE 中,除了上述的兩種基本模擬外,還包括綜合后模擬,轉換(post-translate)模擬,映射后(post-map)模擬等,這樣做完每一步都可進行模擬驗證,從而保證設計的正確性。
    ModelSim 是Mentor Graphics 子公司MentorTechnology 的產品,是當今最通用的FPGA 模擬器之一。ModelSim 功能強大,它支持FPGA 設計的各個階段的模擬,不僅支持VHDL 模擬,Verilog模擬,而且支持VHDL 和Verilog 混合模擬。它不僅能做模擬,還能夠對程序進行調試,測試代碼覆蓋率,對波形進行比較等。ModelSim 有很多版本,像ModelSim/SE 是首要版本, 除此之外還有ModelSim/XE 和ModelSim/AE,分別是為Xilinx公司和Altera 公司提供的OEM 版,其中已包含各公司的庫文件,故用特定公司OEM 版進行模擬時就不需編譯該公司的庫了。

用ModelSim 進行功能模擬 
    進行功能模擬首先要檢查設計的語法是否正確;其次檢查代碼是否達到設計的功能要求。下文主要介紹模擬步驟和測試激勵的載入。 
模擬步驟
(1)建立庫並映射庫到物理目錄 
     因為用ModelSim 進行模擬是建立在模擬庫的基礎上的(此處進行的是功能模擬,因而不用編譯特定廠商的庫),所以首先要建立庫並把庫映射到實際的物理路徑。通常用戶編譯的文件都放在work庫中,所以必須先建立work 庫。有兩種方法建立並映射庫,第一種方法是通過圖形界面,在菜單Design→Create a New Library 彈出對話框,如圖1 所示。在Library Name 中輸入work,如果建立其它庫,可以輸入其它名字。Library Map to 是映射的物理路徑。第二種方法是用命令行的形式,建立庫用ModelSim>vlib<庫名>,映射庫用ModelSim> vmap , 如建立並映射庫work,就可以在ModelSim 主窗口命令提示符下輸入
vlib work
vmap work work 

(2)編譯源代碼 
     該步驟主要檢查源文件的語法錯誤。實現方法有兩種,一是通過菜單Design→Compile,出現選擇源文件對話框,選擇要編譯的源文件,編譯即可;二是通過命令行方式,這一步對於VHDL 和Verilog 所使用的命令是不一樣的,對於VHDL 代碼用vcom-work.vhd.vhd , 對於Verilog 代碼用vlog-work.v.v,文件按出現的先後順序編譯,且支持增量編譯。編譯后的文件會放在預設當前work 庫中。

(3)啟動模擬器 
    該步驟主要是把所有模擬的文件載入到當前的模擬環境中。實現的方法兩種,一是通過菜單Design→Load Design,出現載入對話框,選擇要模擬的程序即可;二是通過命令行的形式vsim-lib , 這條命令對於VHDL 和Verilog 都一樣。

(4)執行模擬 
    該步驟是正式執行模擬了,在模擬前最重要的一個步驟就是載入激勵,如要對下面的加法器進行模擬,加法器實體說明如下: 
entityAdd is
        port(D1: in std_logic_vector(7 downto 0);--輸入
        D2: in std_logic_vector(7 downto 0);--輸入
        D0: out std_logic_vector(7 downto 0);--輸出
        CE: in std_logic;-使能,低有效
        Clk: in std_logic);--時鐘 
endAdd;

測試激勵的載入
激勵的載入有四種方法:
(1)命令行方式
這種方法是通過在命令行下直接輸入命令給信號載入激勵,然後進行模擬。如要對上面的加法器進行模擬,則輸入如下命令:
        Vsim –t ps work.add
        //載入work 庫中的實體add,時間解析度為ps
        Add wave –hex D1
        Add wave –hex D2
        Add wave –hex D0
        Add wave ce
        Add wave clk
        //把信號載入到波形窗口,hex 表示以16進位顯示
        Force ce 0 //對ce 加激勵為0
        Force clk 0 0,1 25 –r 50 //對clk 載入激勵
        Force D1 16#2 //對D1 載入16 進位數2
        Force D2 16#1 //對D2 載入16 進位數1
        Run 100 //運行100 個時間單位
        如果要模擬其它數據,在命令行中改變激勵
        就可以了,模擬的結果如圖2 所示。

(2)宏文件法
    這種方法相當於DOS 的批處理。它把所有的命令保存為以do 為後綴名的文件中,稱為宏文件。執行模擬時只要選擇菜單Marco → ExecuteMarco,然後選擇相應的宏文件執行即可,或者在命令行中輸入do<宏文件名>。執行模擬的結果如圖2 所示。

(3)測試文件法 
   上述兩種方法只適合驗證數據量小的程序,對程序進行簡單驗證,如果要驗證的數據量較大, 
   上述兩種方法就比較麻煩,現在被廣泛採用的是測試文件法。這種方法其實是要設計者自己編寫測試文件,把要驗證的程序當成測試程序的一個模塊,在測試文件中對要驗證的程序載入激勵。以下就是針對上面加發器的測試文件:

        library ieee;
        use ieee.std_logic_1164.all
        use ieee.std_logic_signed.all
        entity tb is
        end tb
        architecture a_tb of tb is
        component Add
        port(D1 : in std_logic_vector(7 downto 0);
        D2 : in std_logic_vector(7 downto 0);
        D0 : out std_logic_vector(7 downto 0);
        CE : in std_logic;
        Clk: in std_logic);
        end component;
        signal D1 : std_logic_vector(7 downto 0) :=(other => ‘1’);
        signal D2 : std_logic_vector(7 downto 0) :=(other => ‘1’);
        signal D0 : std_logic_vector(7 downto 0) :=(other => ‘0’);
        signal CE : std_logic := ’0’;
        signal Clk : std_logic
        begin
        dut : Add
        port map(D1 => D1,
        D2 => D2,
        D0 => D0,
        CE => CE,
        Clk => Clk);
        Clk <= not Clk after 25 ns;
        process
        begin
        wait until Clk = ‘1’ and Clk’event;
        D1 <= D1+1;
        D2 <= D2+2;
        end process;
        end a_tb;

用這個測試文件產生的模擬波形如圖3 所示:
    這種方法可以模擬大量的數據,對程序進行比較全面的模擬。

(4)textio 法 
    方法(3)產生的激勵數據一般很有規律,也容易分析,但同時也可能造成某些情況無法檢測到。所以做模擬時若希望驗證一些沒有規律的數據,則可以用 textio 方法實現。實際上它的輸入激勵是存儲在dat 文件中的,在測試文件中讀入這些數據,如果用VHDL 編寫程序,需要textio 庫和VHDL93 標準的支持,限於篇幅這裡就不詳細介紹,詳情請參見有關文獻。

用ModelSim 進行時序模擬 
     時序模擬是FPGA 設計的重要步驟之一,它通常是在做完布局布線後進行,模擬中包含布局布線產生的延時信息。時序模擬的方法和步驟和功能模擬基本相同,但有兩點需要注意:一是一般布局布線後生成的網表並不包含timing 數據,會用一個SDF(Standard Delay Format)文件來存儲timing數據,它通常是由布局布線工具產生,在做時序模擬時要用到。上面啟動模擬器載入時不僅要載入布局布線後生成的源文件,還要載入SDF 文件。二是在用ModelSim SE 版本時,由於不包含特定廠商的庫文件,而在做時序模擬時恰恰與特定的器件相關,要用到這些庫,為了提高模擬速度,通常需要提前編譯這些庫,而且不同廠商編譯庫的方法不盡相同,本文以編譯Xilnx 公司的庫為例,介紹編譯庫的方法。
     這種方法是通過在Xilinx 的網站上下載的xilinx_lib_4.tcl 腳本進行的,選擇菜單中的執行宏或者在命令行中輸入source xilinx_lib_4.tcl,會彈出圖4 所示的對話框,在選擇所要編譯的語言后,Xilinx Software Version、編譯的庫、Xilinx 路徑和Modelsim 路徑后就可以進行庫的編譯了。其中較重要的是simprim(做時序模擬時用)和Xilinxcorelib(在進行Xilinx core 的電路模擬時用),這些庫還有對應的Verilog 版本。在進行庫編譯之前,最好把ModelSim 安裝目錄下的modelsim.ini 文件的只讀屬性去掉,這樣可以把編譯后的庫信息加到該文件中,具體信息如下:

        simprim = C:/Modeltech_5.5b/simprim
        simprims_ver = C:/Modeltech_5.5b/simprims_ver
        xilinxcorelib = C:/ Modeltech_5.5b/xilinxcorelib
        xilinxcorelib_ver = C:/
        Modeltech_5.5b/xilinxcorelib_ver

結束語 
    通過對FPGA 設計中功能模擬和時序模擬的詳細介紹,有助於熟練應用ModelSim 進行一系列模擬,同時也拋磚引玉地引導讀者在實際中發現和應用ModelSim 的調試程序、比較波形等其他功能。




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