名稱:級聯型PLL時鐘處理器對系統定時影響最小
伴隨著通信市場的飛速發展，用於時鍾分配的複雜樹狀結構得到了廣泛的運用。為了給許多被時鐘分配及其他設計用來傳送數據(通過眾多具有數字時域精度的不同功能設計組合單元)的節點饋送信號，時鐘樹是必需的。由於需要採用大量的時鐘來對系統中的多個節點進行定時，因此，在嚴格且非常精確和受限的窗口時間內生成這些定時時鐘也就成了當務之急。
目前，這些窗口是以皮秒為單位來測量的。隨著必須對其饋送信號的節點數量的增加以及必須將時鐘放入其中的定時窗口的迅速減少，設計師必須了解用於完成這些時鐘信號的生成、倍頻和傳輸的器件的特性。當今的許多時鐘信號發生和傳輸產品都包含了PLL，因而使得定時系統的複雜程度進一步增加。這些PLL使設計師能夠對滯后或超前的時鐘進行重新定時、消除了長距離時鐘信號傳輸過程中發生的傳播延遲、並能夠生成相位鎖定於一個基準時鐘且頻率各不相同的時鐘信號。
在利用PLL獲得這些時鐘控制能力的同時，也帶來了PLL可靠性的劣化。要對所有基於PLL的時鐘處理元件所產生的信號質量惡化有所了解並提供一定的容限。由PLL加至它所處理的時鐘信號上的雜訊不能被完全消除，這種雜訊常常是被容許的，而且，可對位於時鐘樹中的那些內含PLL的元件進行配置控制，以使它們所產生的雜訊得到控制且總時鐘樹性能遠遠高於可接受的最小值。
PLL對由其傳遞或生成的時鐘信號所施加的雜訊累積即為抖動。在電學術語里，抖動指一個規定的時鐘點(通常是一個指定電壓條件下的脈衝上升或下降沿)相對於其絕對期望點的時間偏差。這種抖動傳統上一直被分為兩大類。第一類為短期抖動，它是根據時點在相鄰時鐘周期里相對於其理想位置所產生的位移來測量的。用於該參數的常用術語是周期至周期抖動。
圖1鎖相環(PLL)
圖2零延遲緩衝器的典型抖動轉移函數曲線
另一類抖動是在一段較長的時間裡測量的。用於此類抖動的一種術語是長期抖動。而使用頻率和準確性都更高的術語則是長期周期抖動。在該領域，必須規定一個時間長度(以周期或秒為單位)，用於對事件的採樣周期進行限制以產生測定值。如果對採樣周期未加限制，則事件有可能在一個不確定的位置上漂移，因此，必須設定並說明對事件的發生率進行測量的測量周期，以便更加精確地規定測量的具體方法。對於一個特定的應用，通常與脈衝邊沿在某一特定周期之內所必須具有的穩定性有關。
在建立具有合理數值的時鐘樹的過程中都不可避免地需要把基於PLL的時鐘處理元件串聯。在這種場合，需要了解每個元件所引發的抖動之間的相互影響，而且，更為重要的是應弄清時鐘樹所生成的全部最終分量時鐘的抖動內容。本文將從原理和功能角度進行全面論述。
當工程師準備採用包括多個串聯PLL時鐘處理元件的設計方案時，他們常常面臨兩個信息源。第一個信息源是RF設計師所擁有的傳統知識。雖然有關基於RF PLL設計的介紹很多，但它們往往涉及的是那些將兩個基於PLL的信號進行混合以生成一個和數時鐘或差分時鐘的電路。而且，它們一般也不像數字設計那樣具有皮秒級的定時限制。在數字時鐘領域擁有眾多的可用理論信息，但是，設計師所需的卻是一些經驗信息或證據，用以把該應用難題轉化為一個清晰明了並具有預見性的觀點，即明確設計目標以及應該把設計時間和資源集中在哪些方面，從而實現一款健全的設計方案。
本文將對一個採用5個串聯PLL的特殊而又典型的實驗所獲得的性能加以研究。雖然我們並不建議您採用5個PLL器件串聯配置的設計方案，但這裡特意採用該方案來把設計師所關心的種種不良影響著力體現出來。
在研究基於PLL的時鐘處理元件時，首先需要了解的一點就是它們對必須通過其進行傳遞的時鐘信號所起的作用。圖1示出了一個典型的ZDB(零延遲緩衝器)元件及其各組成部分。
對電性能而言最為重要的是由相位檢波器、誤差放大器、電荷泵以及環路濾波器所構成的串聯元件組。對於一個輸入基準時鐘信號，這些元件起一個二階低通濾波器的作用。圖2示出了抖動和頻率轉移函數以及在本例中所使用器件的帶寬響應。
這是一幅輸入-輸出轉移函數曲線圖。它指示了至元件的任何輸入頻率的增益(和損耗)。請注意，輸入頻率(既可以是頻率本身也可以載入於輸入基準信號之上)將通過環路濾波器和相位檢波器組合級進行傳輸和放大。高於1.5MHz滾降點的頻率(以及複雜波的頻率分量)將因該濾波作用而被衰減，從而在經過該器件時被抑制。
為了分析和說明PLL時鐘處理器件對通過其傳遞的時鐘信號的作用，下面將分三個不同的視圖對時鐘信號通過若干連續級時存在於其上的雜訊進行研究。
第一個是頻域視圖。該視圖將採用一個頻譜分析儀來觀察功率電平與頻率的函數關係曲線圖，以了解這種雜訊是如何在系統中進行傳播的。
第二個是長周期抖動視圖。這裡可以觀察到輸出時鐘在一段較長的時間裡是如何起作用的，以及這些周期性變化的實際頻率分佈情況。該測量將藉助一個TIA(時間間隔分析儀)來顯示發生量(總數)與頻率的相互關係。
第三個是調製域視圖。在該視圖中可以觀察到一連串中等長度周期中的周期至周期(C-C)或相鄰周期間的頻率變化。它將顯示脈衝或即時頻率(抖動)的存在以及一個中等時段的視圖。
本文所使用的器件具有以下數據表特性：
·200ps的C-C抖動
·1MHz的PLL環路帶寬
在基準載頻的兩側有一個相當平坦的雜訊層。載頻掃跡的寬度和斜率取決於頻譜分析儀的視頻性能和解析度帶寬設定值。重要的是應留意雜訊層相對於基準時鐘脈衝的上升沿和下降沿的平坦度，因為我們關注的是該平坦度在各處理級之間的變化。
從圖2以及相關的闡述可知，基於PLL的時鐘器件在頻域中起低通二階濾波器的作用。在研究每個連續級的頻譜內容的過程中能夠清楚地發現：位於環路濾波器通帶之內的雜訊在連續級當中進行傳遞並被逐級放大。事實上，對於第二級以及後續級的輸出，通過這些進行傳遞的頻譜能量有一個確定的峰化。它對應於圖2所示的通帶邊緣處的輕微峰化。其次需要關心的是器件通帶以外的雜訊層。請注意，即使在5級增益之後，該雜訊層仍然與波形振幅的輸入信號(最頂端和最底端)電平較為接近。
對於靠近基準頻率的頻率，基於PLL的時鐘器件確實起著一個低通濾波器的作用。低頻(接近載波頻率)能量和信號分量將輕而易舉地通過該器件。這意味著該低頻能量(從性能上講，它將轉換成一個低頻以及輸出頻率的緩慢移動或漂移)將在信號通過連續處理級時被傳遞和放大。誰將控制其最終數值(以頻率為單位來表示的從輸入基準至第一級的偏差)幾乎完全取決於器件的帶寬以及任何其它試圖在時鐘樹的各級之間對其加以抑制的努力。
我們將研究的第二個視圖是長期或周期抖動視圖。
首先需要注意的是密度分佈本質上是一個高斯函數。這對以下已知事實提供了支持，即：由元件內部的實際雜訊或輸入信號中的固有白雜訊所引起的隨機抖動將在信號上表現為一個可預測性很高的高斯分佈擴展(調頻)效應。其次需要注意的是該雜訊在多個處理級上對時鐘信號總幅度的影響，以及雜訊在其通過每個額外處理級時的累積和展寬(分佈於更寬的頻率範圍內)。
應該注意的是，這些頻率接近於基頻。這符合本文的觀點，因為它表明接近器件通帶(或位於器件通帶之內)的雜訊和能量分量並非僅由對其進行放大的器件來傳遞。同樣，由於該雜訊(抖動)接近於器件的工作頻率，因此，抖動的發生速率非常緩慢。正是基於這一事實，總體影響便是使第二級跟蹤第一級信號的誤差、第三級跟蹤第一級和第二級的誤差、而末級跟蹤其前面的所有處理級的累積(加性)誤差。
時鐘的高頻域周期至周期抖動在各級之間累加，而且其增量非常校在有些系統中，它甚至會在通過某些處理級時有所減校造成這種情況的原因是周期至周期抖動出現於時鐘的相鄰周期之間。在本例中，時鐘的基頻為106.25MHz。為了使波形對一個脈衝雜訊(頻譜頻率內容中的短期和高頻部分)做出響應，其頻率將不得不在100MHz以上。否則，雜訊的影響就會散佈於許多周期之中。由於該器件的環路帶寬較窄，所以此類能量是通過帶通曲線的邊緣來進行濾除的，因而不容易在各級之間傳播。在精確設計的系統中，寬頻寬元件可被用來將這種人為調製干擾作為所需的EMI抑制用擴頻調製信號來傳遞(以低於35kHz的循環速率進行)。因此，為了減小系統的累積高頻抖動，可採用一個帶寬非常窄的PLL器件在施加目標系統設備之前對此以及其它高頻雜訊進行有效地濾除。
總結一下本例所闡述的內容。首先，當信號通過連續的基於PLL的時鐘處理級時，包含在基於PLL器件的帶通特性內部的低頻雜訊將會傳播並被放大和累加。如果正在設計的系統是一個需要具有長期穩定性且不因為是瞬時關斷頻率而受到不利影響的時基(時鐘)，則採取將PLL時鐘處理器件串聯的方法對系統的影響是最小的。由於進行了長期的高斯平衡處理，因此，任何短周期變化都將最終得到平衡。
因此，如果採用兩到三個連續時鐘對系統中的事件進行了非常嚴密的定時，則這不是一個問題，因為該長周期抖動的累加時間過長，因而不可能形成足以對相鄰時鐘周期中發生的事件產生影響的誤差。在這些應用中，常見的做法是對動態存儲器、CPU以及與它們進行數據互傳的其它器件進行定時。這裡，一個RAS-CAS-READ周期中的三個連續時鐘的穩定性雖然就瞬間而言有著至關重要的影響，但1000個周期跨度上的長周期變化則幾乎沒有影響。
在頻譜的另一邊可以看到非常快(遠遠超出器件所採用的PLL帶寬)的抖動並不通過具有多個基於PLL的時鐘器件的系統。存在於任何器件輸出端上的周期至周期抖動其本身大都與至被測器件的抖動相差無幾。這意味著那些對其時鐘脈衝中相鄰或非常接近的周期中的周期/頻率變化非常敏感的器件有望與串聯的、基於PLL的時鐘器件樹很好地配合工作。對採用基於PLL的串聯時鐘器件樹的應用的主要負面影響出現於特定的數據應用，在這些應用中，一個輸入數據流擁有許多被分割在非常特殊且分散的時間窗口中的連續數據位。在此類應用中，當從數據流還原數據時，由一個基於PLL的長元件樹所生成的時鐘的長期位移可能會導致時鐘信號落在期望的單元時域之外。
