| 由兩個與非門互耦而成的RS鎖存器【圖4.2.2（a）】是各種觸發器的基本單元電路，它有兩個低電平有效的數據輸入端(S(--)：置位輸入；R(--)：複位輸入)和一對互補的數據輸出端(Q和Q(--))。Q=1,Q(--)=0時，鎖存器處於置位狀態；Q=0,Q(--)=1時，鎖存器處於複位狀態。S(--) 和 R(--) 有四種組合，如果S(--)無效，R(--)無效，鎖存器的狀態將與初態相同；如果S(--)有效，R(--)無效，鎖存器的狀態將為Q=1,Q(--)=0；如果S(--)無效，R(--)有效，鎖存器的狀態將為Q=0,Q(--)=1；如果S(--)有效，R(--)有效，鎖存器的狀態將是不確定的。如何理解最後一種輸入組合呢？
圖4.2.2 用與非門組成的基本RS觸發器
（a）電路結構
RS鎖存器可以（並且只可以）存儲一個二進位位，要麼存儲1，要麼存儲0。如果我們想存儲1，就在 S(--) 端加上一個負脈衝。所謂的負脈衝，就是一個由高電平跳變到低電平，然後再由低電平跳變到高電平的信號。當 S(--) 由高電平跳變到低電平時，S(--)=0，R(--)=1，Q=1,Q(--)=0，鎖存器的狀態為1；當 S(--) 由低電平跳變到高電平時，S(--)=1，R(--)=1，鎖存器的狀態保持不變，仍為1。換句話說，負脈衝到來時，鎖存器的狀態為1；負脈衝消失后，鎖存器維持這個一狀態。同理，如果我們想存儲0，我們就在 R(--) 端加上一個負脈衝。那麼，同時在 S(--) 端和 R(--) 端加上負脈衝是什麼意思呢？難道既要存儲1，又要存儲0？顯然，這種要求在邏輯上是矛盾的，也是無法實現的。我們不可能提出這種無理要求。那麼，這種輸入組合又是怎麼出現的呢？哇！一定是干擾（或雜訊）在作怪！干擾的存在，可能會使鎖存器誤動作。假如我們要存儲“1”，我們就在S(--)端加上一個負脈衝P1當P1到來時，S(--)=0，R(--)=1，Q=1,Q(--)=0。如果P1結束前，在 R(--) 端出現一個干擾脈衝P2，那
么我們有S(--) ＝0，R(--)＝0，Q=1, Q(--)=1，問題就發生了。問題發生后，我們可就三種簡單的情況進行分析。若P2比P1先消失，我們有 S(--)＝0，R(--)＝1，Q=1, Q(--)=0。在這種情況下，鎖存器的狀態為“1”；若P1比P2先消失，我們將有 S(--)＝1，R(--)＝0，Q=1, Q(--)=0，在這種情況下，鎖存器的狀態為“0”；還有一種情況是P2與P1同時消失，我們將有 S(--)＝1，R(--)＝1,
因為此前Q=1, Q(--)=1，所以每個與非的輸入都是全“1”，由於這兩個與非門的傳輸延遲時間不同，因此工作速度稍快一些的與非門輸出率先為“0”，這將使另一個與非門的輸出保持為“1”。由於干擾脈衝的出現和消失是隨機的，我們無法預知P2與P1哪個先消失。由於器件參數的離散性，我們也無法預知那個與非門的傳輸時間較短。所以，鎖存器的狀態將是不定的。
RS鎖存器的用途之一是構成“防抖動電路”。我們知道，數據通常經過機械開關輸入數字系統。機械開關動作時，觸點將會抖動。抖動是指開關的兩個觸點要經歷一個常達數毫秒的接通、斷開，再接通、再斷開，循環往複，直至最後接通的過程。數毫秒的振蕩在數字系統中是不可接受的。假如開關接通表示“1”，斷開表示“0”，我們將開關接通是期望輸入一個“1”，結果卻輸入拉一連串的“1”和“0”。
鎖存器或觸發器易受干擾的影響。例如，RS鎖存器的初態為0，如果在 S(--) 端出現一個干擾脈衝，鎖存器的狀態將變成“1”。選通脈衝鎖存器【圖4.2.4（a）】就有一定的抗干擾能力。
（a）電路結構
圖4.2.4 同步RS觸發器
我們看到，在CP的控制下，鎖存器並非隨時受輸入信號的影響。只有當CP信號為“1”時，輸入信號才會起作用。CP信號即時鐘信號，時鐘信號是數字系統的時間基準，用來協調（或同步）數字系統中各部分的動作。鑒於時鐘信號的重要性，設計者們採取各種措施保證其信號質量，使之避免干擾。在數據信號不可靠而時鐘信號相對可靠的條件下，採用窄時鐘脈衝將顯著提高鎖存器的抗干擾能力。
除了改善抗干擾能力，CP信號還起另一個作用：消除競爭冒險。假如R信號由0變1，S信號由1變0，理想情況下，Q和 Q(--) 將同時變化，Q由1變0，Q(--) 由0變1。實際上，由於傳輸路徑不同，R、S到達鎖存器會有時間差。我們不妨假設S信號落後於R信號△t秒。這樣，鎖存器將在△t秒內處於S=1，R=1的非正常工作狀態，輸出Q=1, Q(--)=1，這樣的輸出在數字系統內產生尖峰脈衝，導致邏輯錯誤。為了消除這種競爭冒險現象，我們可以引入CP信號，CP信號使鎖存器接收輸入信號的時間至少推遲了△t秒，輸入信號穩定后才允許鎖存器進行邏輯運算。這種情況下，CP信號也叫選通脈衝。
在集成電路產品中，除了RS鎖存器外，還有D鎖存器【圖4.2.7（a）】。
圖4.2.7 D型鎖存器電路
（a）基本形式
脈衝選通鎖存器有一定的抗干擾能力。然而，在CP=1期間，如果輸入信號多次變化，輸出也將多次變化。主從觸發器【圖4.2.8（a）（b）】比脈衝選通鎖存器進了一步。
(a)
(b)
圖4.2.8 主從結構RS觸發器
（a）電路結構 （b）圖形符號
主從RS觸發器由兩個脈衝選通RS鎖存器級聯而成。這兩個脈衝選通RS鎖存器的CP信號是互補，因此前級接收信號時，后級就不接收信號；后級接收信號時，前級就不接收信號。在CP=1期間，前級接收輸入信號，后級不接收輸入信號。如果輸入信號多次變化，前級的輸出（即后級的輸入）也將隨之多次變化，但后級的輸出不變。在CP由1變0那一刻，后級接收輸入信號，后級輸出將隨之變化。但是，因為CP＝0期間，前級不接收輸入信號，它的輸出將不再變化，它將保持CP由1變0那一刻的狀態。所以後級的輸出也將保持CP由1變0那一刻的狀態。 |
