邊沿J K觸發器 1 邊沿JK觸發器的結構與原理 這種邊沿觸發器是利用門電路的傳輸延遲時間實現邊沿觸發的,電路結構如圖1所示。 這個電路包含一個由與或非門G1和G2組成的基本RS觸發器和兩個輸入控制G3和G4。而且,門 G3和G4的傳輸時間大於基本RS觸發器的翻轉時間。 Q = 0 、Q = 1 。 CP = 0時門B、 、G3和G4同時被CP的低電平封鎖。而由於G3和G4的輸出 P、 兩端為高電平,門 A、 是打開的,故基本RS觸發器的狀態通過 A、 得以保持。 圖1 邊沿JK觸發器 CP變為高電平以後,門B、首先解除封鎖,基本RS觸發器可以通過B、繼續保持原狀態不變。此時輸入為J=1 、K=0 ,則通過門G3和G4的傳輸延遲時間后P=0、 ,門A、均不導通,對基本RS觸發器的狀態沒有影響。 當CP下降沿到達時,門B、 立即被封鎖,但由於門G3和G4存在傳輸延遲時間,所以P、的電平不會馬上改變。因此,在瞬間出現A 、B各有一個輸入端為低電平的狀態,使 ,並經過 ʹQ = 0 。由於G3的傳輸延遲時間足夠長,可以保證在P點的低電平消失之前 Q 的低電平已反饋到了門A ,所以在P點的低電平消失以後觸發器獲得的1狀態將保持下去。 經過G3和G4的傳輸延遲時間后, P 和 都變為高電平,但對基本RS觸發器的狀態並無影響。同時,CP的低電平已將門G3和G4封鎖,J、K狀態即使再發生變化也不會影響觸發器的狀態了。 2 特徵表和特徵方程 觸發器穩定狀態下J、K、 、 之間的邏輯關係如特徵表所示。 J | K | Qn | Qn+1 | 0 | 0 | 0 | 0 | 0 | 0 | 1 | 1 | 0 | 1 | 0 | 0 | 0 | 1 | 1 | 0 | 1 | 0 | 0 | 1 | 1 | 0 | 1 | 1 | 1 | 1 | 0 | 1 | 1 | 1 | 1 | 0 | 特徵表 由特徵表可得出特徵方程:Qn+1 = JQn + KQn 3 狀態轉換圖和時序圖 邊沿JK觸發器的狀態轉換圖和時序圖如圖2所示。圖(a)為狀態轉換圖,圖(b)為時序圖,邊沿JK觸發器在給定輸入信號J、K和CP的作用下,Q1端輸出為觸發器時鐘的動作沿是上升沿和Q2端輸出為下降沿的波形。 (a) (b) 圖2 邊沿JK觸發器的狀態轉換圖時序圖 4,邏輯符號 邊沿JK觸發器分上升邊沿和下降邊沿兩種,它的邏輯符號如圖3所示,CP端有 空心圓符號的是下降邊沿,無空心圓符號的是上升邊沿。 (a) 上升邊沿 (b) 下降邊沿 圖3 邊沿JK觸發器的邏輯符號 5 集成邊沿JK觸發器 (1).TTL集成邊沿JK觸發器 圖4.21(a)是TTL集成邊沿JK觸發器74LS112引出端功能圖。 (2).CMOS集成邊沿JK觸發器 圖4 (b)是CMOS集成邊沿JK觸發器CC4027引出端功能圖。 (a) (b) 圖4 (a) 74LS112引出端功能圖 (b) CC4027引出端功能圖 |