高精度高速A/D轉換器時鐘穩定電路設計

    進入21世紀后，人類社會已全面進入信息時代，信息產業成為了現代社會最重要的支柱和最主要的產業，伴隨著半導體技術、數字信號處理技術及通信技術的飛速發展，A/D、D/A轉換器近年也呈現高速發展趨勢，而隨著高速、高精度A/D轉換器（ADC）的發展，尤其是能直接進行中頻採樣的高解析度數據轉換器的上市，對穩定的採樣時鐘的需求越來越迫切，隨著通信系統中的時鐘速度邁入GHz級，相位雜訊和時鐘抖動已成為模擬設計中必須要考慮的因素。
    數據轉換器的主要作用要麼是由定期的時間採樣產生模擬波形，要麼是由一個模擬信號產生一系列定期的時間採樣。因此，採樣時鐘的穩定性十分重要，從數據轉換器的角度來看，這種不穩定性（亦即隨機的時鐘抖動），會在模數轉換器何時對輸入信號進行採樣方面產生不確定性，在高速系統中，時鐘或振蕩器波形的時序誤差會限制一個數字I/O介面的最大速率，不僅如此，它還會增大通信鏈路的誤碼率，甚至限制A/D轉換器（ADC）的動態範圍，數據轉換器要想獲得最佳性能，恰當地選擇採樣編碼時鐘是極為重要的。

ADC電路
    近年來，國外對高速A/D轉換器的研究最為活躍，並在基本的Flash結構上出現了一些改進結構[2]，如分區式分級（Subranging）電路結構（如half-flash結構、Pipelined、Multistage結構、Multistep結構）。實際上，他們是由多個Flash電路結構與其他功能電路採用不同形式的組合而成的電路結構，這種結構可彌補基本Flash電路結構的缺陷，是實現高速、高解析度A/D轉換器的優良電路設計技術，這種結構在逐步取代歷史悠久的SAR和積分型結構，另外還有一類每級一位（bit-per-stage）電路結構，在它的基礎上進一步改進，就得到一種稱為Folding（摺疊式）的電路結構（又稱為Mag Amps結構）這是一種Gray碼串列輸出結構，這些電路設計技術為高速、高解析度，高性能A/D轉換器的發展起到了積極的推動作用。
    另外，在高解析度A/D轉換器電路設計技術中，Σ-Δ電路結構是目前很流行的一種電路設計技術，這種電路結構不僅在高分辨低速或中速A/D轉換器方面將逐步取代SAR和積分型電路結構，而且這種結構同流水線結構相結合，有望實現更高解析度、和更高速的A/D轉換器。

時鐘占空比穩定電路
    隨著新時期武器裝備中電子系統功能的不斷擴大及性能的不斷提高，電子系統的複雜程度也不斷增加，為了保證電子系統的數據採樣、控制反饋和數字處理的能力和性能，現代軍用電子系統對A/D轉換器的要求也越來越高，尤其是軍事數據通訊系統，數據採集系統，對高速、高解析度A/D轉換器的需求在不斷增加，時鐘占空比穩定電路作為高速、高精度A/D轉換器的核心單元，對轉換器的信噪比（SNR）和有效位（ENOB）等性能起至關重要的作用，因此要保證高速、高精度A/D轉換器的性能，必須首先保證採樣編碼時鐘具有合適的占空比和很小的抖動，因此，開展時鐘占空比穩定電路的研究十分需要。
    由於時鐘占空比穩定電路是高速、高精度A/D轉換器的核心單元，而單獨的時鐘占空比穩定電路產品幾乎沒有，只有在高速、高精度A/D轉換器中才有報道，ADI公司產品與其他公司產品相比之所以能提高採樣性能，主要得益於對DCS（duty cycle stabilizer）電路的改進，DCS電路負擔著減小時鐘信號抖動的作用，而採樣時序就取決於時鍾信號，各家公司過去的DCS電路只能將抖動控制在0.25ps左右，而高性能新產品AD9446和LTC2208則可將抖動降低到50fs左右，通常降低抖動就能夠改善SNR，從而提高有效解析度（ENOB：有效比特數），並在達到16比特量子化位數的同時，能實現100Msps以上的採樣速率，如果不控制抖動就提高採樣速率，則會降低ENOB，且無法獲得希望的解析度，也無法提高量子化位數，DCS電路隨著高性能A/D轉換器的發展，可向更高速度，更小抖動和穩定方向發展，表1所列為國外A/D轉換器中時鐘占空比穩定電路的主要技術和參數指標。
 
    事實上，至今為止，AD公司的60fs的抖動已經是最小的了，現在孔徑抖動一般控制在1個ps左右，高於這個數甚至高達幾十個ps的抖動實際上已經沒有多大的意義了。 

時鐘穩定電路的實現方法
    從目前國內外研究的情況看，用於穩定高速ADC的時鐘電路主要是鎖相環路（Phase-locked loop，PLL）。鎖相系統在本質上講是一個閉環相位控制系統，簡單得講，它是一種能使輸出信號在頻率和相位上與輸入信號同步的電路，即系統進入鎖定狀態（或同步狀態）后，振蕩器輸出信號與輸入信號之間的相差為零或保持常數，由於鎖相環路具有許多優良特性，故可廣泛用於高性能處理器的時鐘產生以及分佈、系統的頻率合成與變換、自動頻率調諧跟蹤、數字通信中的位同步提取、鎖相、鎖相倍頻與分頻等。
    本文提出了一種延遲鎖相環（Delay -locked loop DLL）的設計方案，事實上，PLL主要是利用其中的鑒相器和濾波器監測反饋時鐘信號與輸入時鐘信號，然後用產生的電壓差控制壓控振蕩器，從而產生一個近似於輸入時鐘的信號，最終達到鎖頻之目的，DLL的作用就是在輸入時鐘和反饋時鐘之間插入延時脈衝，直到這兩個時鐘上升沿對齊，並達到同步，當輸入時鐘脈衝沿和反饋脈衝沿對齊后，片上延時鎖相環DLL才能都被鎖定。鎖定時鐘后，電路不再調整，兩個時鐘也沒有什麼差別，這樣，片上延時鎖相環就用DLL輸出時鐘補償了時鐘分配網路造成的時間延遲，從而有效地改善了時鐘源和負載之間的時間延遲。首先，延遲線與振蕩器相比，受雜訊較小，這是因為波形中被損壞的過零點在延遲線的末端就消失了，而在振蕩器電路中又會再循環，因而會產生更多的損壞，其次，DLL中控制電壓的變化內迅速改變延遲時間，也就是說，傳輸函數簡單地等於VCDL的增益KBCDL，總之，PLL中用到的振蕩器存在著不穩定性和相位偏移的積累，因而在補償時鐘分別在網路造成時間延遲時，往往會降低PLL的性能，因此，DLL的穩定性和穩定速度等問題比PLL要好。

總體電路結構設計
    該時鐘占空比穩定電路的總體結構如圖1中的虛框所示，它由輸入緩衝放大器A，開關K1、K2和延遲鎖相環（DLL）組成。
 
    當採樣時鐘頻率低於DLL的工作下限時，開關K1、K2向上閉合，DLL被旁路；當開關K1、K2向下閉合時，DLL開始作用，並調節輸入時鐘信號相位，以使輸入時鐘的占空比接近50%，抖動小於0.5ps。

延遲鎖相環（DLL）
    延遲鎖相環（Delay-locked loop，DLL）的結構與普通鎖相環（Phase-locked loop，PLL）相似，它只是用電壓控制延遲線（VCDL，Voltage Control Delay Line）代替了壓控振蕩器。其結構框圖如圖2所示，一個普通的DLL包括4個主要模塊：鑒相器、電荷泵電路、環路濾波器及VCDL。其中壓控延遲線是由一系列電壓控制的延遲可變電源串聯而成的開路鏈，其輸出信號是輸入信號的延遲ntd。把壓控延遲線的輸入和輸出送入鑒相器中進行比較，通過鎖相環路使兩者之相差鎖定在一個周期（同相比較）或者半個周期（倒相比較），則每個延遲單元的延遲時間即為T/n或T/2n，其中n為延遲的級數。
 
    DLL中的鑒相器的作用是鑒別相位誤差並調節電荷泵的誤差，以此來控制壓振蕩器的輸出頻率，常見的鑒相特性有餘弦型、鋸齒型與三角型，鑒相器可以分為模擬鑒相器和數字鑒相器兩種，其主要指標有：

1. 鑒相特性曲線。也就是鑒相器的輸出電壓隨輸入信號相位差的變化曲線，該特性要求其為線性且線性範圍要大。
2. 鑒相靈敏度。即單位相位差產生的輸出電壓，單位為v/raJ。理想鑒相器的鑒相靈敏度應與輸入信號的幅度無關，鑒相特性為非線性時，一般將其定義為Pt=0點上的靈敏度。
3. 鑒相範圍，也就是輸出電壓隨相位差單調變化的相位範圍。
4. 鑒相器的工作頻率。

     DLL中的電荷泵實際上是一個電荷開關，它可讓相位的差異和超前滯後轉化為電流，然後通過一階電容的積分作用再轉化成控制電壓，然後用這個反饋控制電壓來控制延遲時間，以使之達到所需要的相位延遲。
     該DLL有兩個作用：一是檢測占空比；二是檢測時鐘抖動，由於延遲鎖相是50%的時鐘周期，因此當鑒相器（PDF）檢測到占空比大於50%時，電荷泵（CP）往上使占空比降低，反之則往下使占空比上升。