關於差分線傳輸

想請教各位，差分線傳輸要求要緊密耦合，那會不會引起串擾呢？
會引起串擾的，所以差分對一定要進行匹配，
耦合的越緊，對匹配的要求越大。
在做到良好的匹配的同時，耦合的越緊密，它們對外界的抗干擾越強
因為外界干擾對它們的影響是同時的，而差分對關注的是兩個信號的差別，所以對外界的共模雜訊免疫。

串擾是當信號發生跳變的時候由於線間的耦合電容耦合過來的，那差分對的匹配是什麼原理來消除串擾？具體說明有嗎？
匹配是通過消除反射來減小串擾的影響，但不是消除串擾
差分對之間既然存在電容和電感的耦合，那麼理論上也存在串擾，
前向串擾和後向串擾的反射是接受端受到的主要影響，前向串擾由於容性和感性耦合的極性相反，能大部分抵消（差分線之間容性耦合較大），而後向串擾的反射到匹配的終端之後沒有全反射疊加，其幅度也是很小的。對於具體的相互影響和制約關係，我也在思考中，請大家一起討論

但“前向串擾由於容性和感性耦合的極性相反，能大部分抵消”我不大理解，能畫個示意圖嗎？
另外，在長距離差分線傳輸中，比如485，422 等，參考設計在接收端
跨接120 歐姆的電阻，是差分線匹配而消除反射的做法嗎？
那個120 歐姆就是差分匹配電阻，這是一種簡化的差分匹配形式

對差分對是否一定要耦合的問題，爭論比較多，許多專家對此意見也不完全相同。
差分對耦合的主要目的是增強對外界的抗干擾能力和抑止EMI。
如果能保證周圍所有的走線離差分對較遠（比如遠遠大於3 倍的線寬），那麼差分走線可以不用保證緊密的耦合，最關鍵的是保證走線長度相等即可。（可以參見Johnson 的信號完整性網站上的關於差分走線的闡述，他就要求他的layout 工程師將差分線離得較遠，這樣可以方面繞線）。只是目前大多數多層高速的PCB 板走線空間很緊密，根本無法將差分走線和其它走線隔離開來，所以這時候保持緊密的耦合以增加抗干擾能力是應該的。

在高速的（10G 以上）晶元封裝基板的設計中，較為流行的一種做法就是將兩根差分線之間及外部都用鋪銅區隔離，這樣差分對之間沒有任何耦合，這樣的做法可以滿足嚴格的單根走線阻抗50 歐姆，差分阻抗100 歐姆的要求，在高頻下能得到較低的損耗（S11 回損和S21 差損參數）。
我覺得差分對不是一定要耦合的

差分可以不考慮串擾的,因為他們的串擾結果在最後的接受時會抵消.另外,差分要平衡走線,平行只是平衡的一部分而已.

我覺得差分對的耦合還是應該要的，對於單線匹配，雖然理論上很成熟，但是實際PCB 的線路還是有5％左右的誤差（一份材料上的，我沒自己做過）。另一方面，差分線可以看作一個自迴路系統，或者說它的兩根信號線上的信號是相關的。耦合過松，可能會引起不同來自別處的干擾，而對於有些介面電路來說，差分對的等長正是控制線路延遲的重要因素。所以，我覺得還是應該將差分線緊耦合的。

對於目前大多數高速PCB 板來說，保持很好的耦合是有利的
但是希望大家不要誤認為耦合是差分對的必要條件，這樣有的時候反而限制了設計的思路。
做高速設計或分析的時候，不光要知道大多數人是怎麼做的，更要了解別人為什麼這樣做，然後在別人的經驗基礎上進行理解和改進，不斷鍛煉自己創造性思維能力

匹配是需要的，但匹配原因不是反射，而是降低串繞干擾程度，如果降低和採用匹配方式有關，如果串電阻，則沒有效果，但如果採用接地或者接電源的端接匹配方式，則由於因為兩條線的線阻抗降低而使串繞降低...（大家都知道，搞阻抗的線容易接受外界的信號干擾，因為比較容易吸收）
大家可以做個實驗，把差分的線割斷，然後用飛線連。
如果兩根是分開的話，會出現信號的不穩定。
表現就是埠的信號時有時沒有。
但是用兩根並在一起的線飛的話信號就穩定了。
這是原來做的一個實驗，僅供參考

如果把他放在一個屏蔽的地方的話，可能結果又會不同。

為了保證信號傳輸更可靠，設計中兩個板子間每一個信號採用雙點雙線連接，也就是一對信號四根線，這樣用會出問題，接受端不能正常的接受結出正確的信號。只有差份信號會有這種問題，ttl 電平不會有這種問題。怎麼解釋？
1.我認為所謂差分線的緊密耦合也並不是說靠得越近越好，太近了也沒什麼用，因為差分傳輸也和地有關。
2，fenix 提到的向前和向後串擾大致是這樣的。向前串擾分為容性和感性，這兩者阻抗分別為1/jwc 和jwl，相位正好是相反的，到達終點時間相同，大小也差不多，所以可以認為抵消。向後串擾要持續2Tpcb，無法抵消。可以考慮在終端用電阻吸收掉

差分信號本身不要求單線阻抗，因為只要＋，和－信號是對稱的，都可以在終端抵消由於單線阻抗不匹配引起的信號完整性問題，但是不控制單線阻抗，會幹擾周邊的別的信號，同樣如果周邊信號的EMI 干擾很小，根本不必考慮平行走線，而只關心倆信號線長度基本相同，飛線無所謂。緊密耦合走線，只是為了讓周邊信號對倆信號的共模干擾基本相同，而達到較高的共模抑制性能。