高速PCB設計指南（八）

第一篇        掌握IC封裝的特性以達到最佳EMI抑制性能

     將去耦電容直接放在IC封裝內可以有效控制EMI並提高信號的完整性，本文從IC內部封裝入手，分析EMI的來源、IC封裝在EMI控制中的作用，進而提出11個有效控制EMI的設計規則，包括封裝選擇、引腳結構考慮、輸出驅動器以及去耦電容的設計方法等，有助於設計工程師在新的設計中選擇最合適的集成電路晶元，以達到最佳EMI抑制的性能。    現有的系統級EMI控制技術包括：

（1）  電路封閉在一個Faraday盒中(注意包含電路的機械封裝應該密封)來實現EMI屏蔽；

（2）  電路板或者系統的I/O埠上採取濾波和衰減技術來實現EMI控制；

（3）  現電路的電場和磁場的嚴格屏蔽，或者在電路板上採取適當的設計技術嚴格控制PCB走線和電路板層(自屏蔽)的電容和電感，從而改善EMI性能。

     EMI控制通常需要結合運用上述的各項技術。一般來說，越接近EMI源，實現EMI控制所需的成本就越小。PCB上的集成電路晶元是EMI最主要的能量來源，因此如果能夠深入了解集成電路晶元的內部特徵，可以簡化PCB和系統級設計中的EMI控制。
    PCB板級和系統級的設計工程師通常認為，它們能夠接觸到的EMI來源就是PCB。顯然，在PCB設計層面，確實可以做很多的工作來改善EMI。然而在考慮EMI控制時，設計工程師首先應該考慮IC晶元的選擇。集成電路的某些特徵如封裝類型、偏置電壓和晶元的工藝技術(例如CMOS、ECL、TTL)等都對電磁干擾有很大的影響。本文將著重討論這些問題，並且探討IC對EMI控制的影響。

1、EMI的來源
    數字集成電路從邏輯高到邏輯低之間轉換或者從邏輯低到邏輯高之間轉換過程中，輸出端產生的方波信號頻率並不是導致EMI的唯一頻率成分。該方波中包含頻率範圍寬廣的正弦諧波分量，這些正弦諧波分量構成工程師所關心的EMI頻率成分。最高EMI頻率也稱為EMI發射帶寬，它是信號上升時間而不是信號頻率的函數。計算EMI發射帶寬的公式為：
    F=0.35/Tr

其中：F是頻率，單位是GHz；Tr是單位為ns(納秒)的信號上升時間或者下降時間。
從上述公式中不難看出，如果電路的開關頻率為50MHz，而採用的集成電路晶元的上升時間是1ns，那麼該電路的最高EMI發射頻率將達到350MHz，遠遠大於該電路的開關頻率。而如果IC的上升時間為500ps，那麼該電路的最高EMI發射頻率將高達700MHz。眾所周知，電路中的每一個電壓值都對應一定的電流，同樣每一個電流都存在對應的電壓。當IC的輸出在邏輯高到邏輯低或者邏輯低到邏輯高之間變換時，這些信號電壓和信號電流就會產生電場和磁場，而這些電場和磁場的最高頻率就是發射帶寬。電場和磁場的強度以及對外輻射的百分比，不僅是信號上升時間的函數，同時也取決於對信號源到負載點之間信號通道上電容和電感的控制的好壞，在此，信號源位於PCB板的IC內部，而負載位於其它的IC內部，這些IC可能在PCB上，也可能不在該PCB上。為了有效地控制EMI，不僅需要關注IC晶元自身的電容和電感，同樣需要重視PCB上存在的電容和電感。
    當信號電壓與信號迴路之間的耦合不緊密時，電路的電容就會減小，因而對電場的抑制作用就會減弱，從而使EMI增大；電路中的電流也存在同樣的情況，如果電流同返迴路徑之間耦合不佳，勢必加大迴路上的電感，從而增強了磁場，最終導致EMI增加。換句話說，對電場控制不佳通常也會導致磁場抑制不佳。用來控制電路板中電磁場的措施與用來抑制IC封裝中電磁場的措施大體相似。正如同PCB設計的情況，IC封裝設計將極大地影響EMI。
    電路中相當一部分電磁輻射是由電源匯流排中的電壓瞬變造成的。當IC的輸出級發生跳變並驅動相連的PCB線為邏輯“高”時，IC晶元將從電源中吸納電流，提供輸出級所需的能量。對於IC不斷轉換所產生的超高頻電流而言，電源匯流排始於PCB上的去耦網路，止於IC的輸出級。如果輸出級的信號上升時間為 1.0ns，那麼IC要在1.0ns這麼短的時間內從電源上吸納足夠的電流來驅動PCB上的傳輸線。電源匯流排上電壓的瞬變取決於電源匯流排路徑上的電感、吸納的電流以及電流的傳輸時間。電壓的瞬變由下面的公式所定義：
V=Ldi/dt，

其中：L是電流傳輸路徑上電感的值；di表示信號上升時間間隔內電流的變化；dt表示電流的傳輸時間(信號的上升時間)。
    由於IC管腳以及內部電路都是電源匯流排的一部分，而且吸納電流和輸出信號的上升時間也在一定程度上取決於IC的工藝技術，因此選擇合適的IC就可以在很大程度上控制上述公式中提到的所有三個要素。

2、IC封裝在電磁干擾控制中的作用
    IC封裝通常包括：硅基晶元、一個小型的內部PCB以及焊盤。硅基晶元安裝在小型的PCB上，通過綁定線實現硅基晶元與焊盤之間的連接，在某些封裝中也可以實現直接連接。小型PCB實現硅基晶元上的信號和電源與IC封裝上的對應管腳之間的連接，這樣就實現了硅基晶元上信號和電源節點的對外延伸。貫穿該IC 的電源和信號的傳輸路徑包括：硅基晶元、與小型PCB之間的連線、PCB走線以及IC封裝的輸入和輸出管腳。對電容和電感(對應於電場和磁場)控制的好壞在很大程度上取決於整個傳輸路徑設計的好壞。某些設計特徵將直接影響整個IC晶元封裝的電容和電感。
    首先看硅基晶元與內部小電路板之間的連接方式。許多的IC晶元都採用綁定線來實現硅基晶元與內部小電路板之間的連接，這是一種在硅基晶元與內部小電路板之間的極細的飛線。這種技術之所以應用廣泛是因為硅基晶元和內部小電路板的熱脹係數(CTE)相近。晶元本身是一種硅基器件，其熱脹係數與典型的PCB材料 (如環氧樹脂)的熱脹係數有很大的差別。如果硅基晶元的電氣連接點直接安裝在內部小PCB上的話，那麼在一段相對較短的時間之後，IC封裝內部溫度的變化導致熱脹冷縮，這種方式的連接就會因為斷裂而失效。綁定線是一種適應這種特殊環境的引線方式，它可以承受大量的彎曲變形而不容易斷裂。
    採用綁定線的問題在於，每一個信號或者電源線的電流環路面積的增加將導致電感值升高。獲得較低電感值的優良設計就是實現硅基晶元與內部PCB之間的直接連接，也就是說硅基晶元的連接點直接粘接在PCB的焊盤上。這就要求選擇使用一種特殊的PCB板基材料，這種材料應該具有極低的CTE。而選擇這種材料將導致IC晶元整體成本的增加，因而採用這種工藝技術的晶元並不常見，但是只要這種將硅基晶元與載體PCB直接連接的IC存在並且在設計方案中可行，那麼採用這樣的IC器件就是較好的選擇。
    一般來說，在IC封裝設計中，降低電感並且增大信號與對應迴路之間或者電源與地之間電容是選擇集成電路晶元過程的首選考慮。舉例來說，小間距的表面貼裝與大間距的表面貼裝工藝相比，應該優先考慮選擇採用小間距的表面貼裝工藝封裝的IC晶元，而這兩種類型的表面貼裝工藝封裝的IC晶元都優於過孔引線類型的封裝。BGA封裝的IC晶元同任何常用的封裝類型相比具有最低的引線電感。從電容和電感控制的角度來看，小型的封裝和更細的間距通常總是代表性能的提高。
    引線結構設計的一個重要特徵是管腳的分配。由於電感和電容值的大小都取決於信號或者是電源與返迴路徑之間的接近程度，因此要考慮足夠多的返迴路徑。
    電源和地管腳應該成對分配，每一個電源管腳都應該有對應的地管腳相鄰分佈，而且在這種引線結構中應該分配多個電源和地管腳對。這兩方面的特徵都將極大地降低電源和地之間的環路電感，有助於減少電源匯流排上的電壓瞬變，從而降低EMI。由於習慣上的原因，現在市場上的許多IC晶元並沒有完全遵循上述設計規則，然而IC設計和生產廠商都深刻理解這種設計方法的優點，因而在新的IC晶元設計和發布時IC廠商更關注電源的連接。
    理想情況下，要為每一個信號管腳都分配一個相鄰的信號返回管腳(如地管腳)。實際情況並非如此，即使思想最前衛的IC廠商也沒有如此分配IC晶元的管腳，而是採用其它折衷方法。在BGA封裝中，一種行之有效的設計方法是在每組八個信號管腳的中心設置一個信號的返回管腳，在這種管腳排列方式下，每一個信號與信號返迴路徑之間僅相差一個管腳的距離。而對於四方扁平封裝(QFP)或者其它鷗翼(gull wing)型封裝形式的IC來說，在信號組的中心放置一個信號的返迴路徑是不現實的，即便這樣也必須保證每隔4到6個管腳就放置一個信號返回管腳。需要注意的是，不同的IC工藝技術可能採用不同的信號返回電壓。有的IC使用地管腳(如TTL器件)作為信號的返迴路徑，而有的IC則使用電源管腳(如絕大多數的ECL器件)作為信號的返迴路徑，也有的IC同時使用電源和地管腳(比如大多數的CMOS器件)作為信號的返迴路徑。因此設計工程師必須熟悉設計中使用的IC晶元邏輯系列，了解它們的相關工作情況。
    IC晶元中電源和地管腳的合理分佈不僅能夠降低EMI，而且可以極大地改善地彈反射(ground bounce)效果。當驅動傳輸線的器件試圖將傳輸線下拉到邏輯低時，地彈反射卻仍然維持該傳輸線在邏輯低閾值電平之上，地彈反射可能導致電路的失效或者故障。
    IC封裝中另一個需要關注的重要問題是晶元內部的PCB設計，內部PCB通常也是IC封裝中最大的組成部分，在內部PCB設計時如果能夠實現電容和電感的嚴格控制，將極大地改善設計系統的整體EMI性能。如果這是一個兩層的PCB板，至少要求PCB板的一面為連續的地平面層，PCB板的另一層是電源和信號的布線層。更理想的情況是四層的PCB板，中間的兩層分別是電源和地平面層，外面的兩層作為信號的布線層。由於IC封裝內部的PCB通常都非常薄，四層板結構的設計將引出兩個高電容、低電感的布線層，它特別適合於電源分配以及需要嚴格控制的進出該封裝的輸入輸出信號。低阻抗的平面層可以極大地降低電源匯流排上的電壓瞬變，從而極大地改善EMI性能。這種受控的信號線不僅有利於降低EMI，同樣對於確保進出IC的信號的完整性也起到重要的作用。

3、其它相關的IC工藝技術問題
    集成電路晶元偏置和驅動的電源電壓Vcc是選擇IC時要注意的重要問題。從IC電源管腳吸納的電流主要取決於該電壓值以及該IC晶元輸出級驅動的傳輸線 (PCB線和地返迴路徑)阻抗。5V電源電壓的IC晶元驅動50Ω傳輸線時，吸納的電流為100mA；3.3V電源電壓的IC晶元驅動同樣的50Ω傳輸線時，吸納電流將減小到66mA；1.8V電源電壓的IC晶元驅動同樣的50Ω傳輸線時，吸納電流將減小到36mA。由此可見，在公式V=Ldi/dt中，驅動電流從100mA減少到36mA可以有效地降低電壓的瞬變V，因而也就降低了EMI。低壓差分信號器件(LVDS)的信號電壓擺幅僅有幾百毫伏，可以想象這樣的器件技術對EMI的改善將非常明顯。
    電源系統的去耦也是一個值得特別關注的問題。IC輸出級通過IC的電源管腳吸納的電流都是由電路板上的去耦網路提供的。降低電源匯流排上電壓下降的一種可行的辦法是縮短去耦電容到IC輸出級之間的分佈路徑。這樣將降低“Ldi/dt”表達式中的“L”項。由於IC器件的上升時間越來越快，在設計PCB板時唯一可以實施的辦法是儘可能地縮短去耦電容到IC輸出級之間的分佈路徑。一種最直接的解決方法是將所有的電源去耦都放在IC內部。最理想的情況是直接放在硅基晶元上，並緊鄰被驅動的輸出級。對於IC廠商來說，這不僅昂貴而且很難實現。然而如果將去耦電容直接放在IC封裝內的PCB板上，並且直接連接到硅基晶元的管腳，這樣的設計成本增加得最少，對EMI控制和提高信號完整性的貢獻最大。目前僅有少數高端微處理器採用了這種技術，但是IC廠商們對這項技術的興趣正與日俱增，可以預見這樣的設計技術必將在未來大規模、高功耗的IC設計中普遍應用。
    在IC封裝內部設計的電容通常數值都很小(小於幾百皮法)，所以系統設計工程師仍然需要在PCB板上安裝數值在0.001uF到0.1uF之間的去耦電容，然而IC封裝內部的小電容可以抑制輸出波形中的高頻成分，這些高頻成分是EMI的最主要來源。
    傳輸線終端匹配也是影響EMI的重要問題。通過實現網路線的終端匹配可以降低或者消除信號反射。信號反射也是影響信號完整性的一個重要因素。從減小EMI 的角度來看，串列終端匹配效果最明顯，因為這種方式的終端匹配將入射波(在傳輸線上傳播的原始波形)降低到了Vcc的一半，因而減小了驅動傳輸線所需的瞬時吸納電流。這種技術通過減少“Ldi/dt”中的“di”項來達到降低EMI的目的。
    某些IC廠商將終端匹配電阻放在IC封裝內部，這樣除了能夠降低EMI和提高信號完整性，還減少了PCB板上的電阻數目。檢查IC晶元是否採用了這樣的技術可以更加清楚IC的輸出阻抗。當IC的輸出阻抗同傳輸線的阻抗匹配時，就可以認為這樣的傳輸線實現了“串聯終端匹配”。值得注意的是串聯終端匹配的IC 採用了信號轉換的反射模型。而在實際應用中如果沿傳輸線方向分佈有多個負載，並且有非常嚴格的時序要求，這時串聯終端匹配就可能不起作用。
    最後，某些IC晶元輸出信號的斜率也受到控制。對大多數的TTL和CMOS器件來說，當它們的輸出級信號發生切換時，輸出晶體管完全導通，這樣就會產生很大的瞬間電流來驅動傳輸線。電源匯流排上如此大的浪涌電流勢必產生非常大的電壓瞬變(V=Ldi/dt)。而許多ECL、MECL和PECL器件通過在輸出晶體管線性區的高低電平之間的轉換來驅動輸出級，通常稱之為非飽和邏輯，其結果是輸出波形的波峰和波谷會被削平，因而減小了高頻諧波分量的幅度。這種技術通過提升表達式“Ldi/dt”中的信號上升時間“dt”項來減小EMI。

總結
    通過仔細考察集成電路晶元的封裝、引線結構類型、輸出驅動器的設計方法以及去耦電容的設計方法，可以得出有益的設計規則，在電路設計中要注意選擇和使用符合以下特徵的電子元器件：
*外形尺寸非常小的SMT或者BGA封裝；
*晶元內部的PCB是具有電源層和接地層的多層PCB設計；
*IC硅基晶元直接粘接在內部的小PCB上(沒有綁定線)；
*電源和地成對並列相鄰出現(避免電源和地出現在晶元的邊角位置，如74系列邏輯電路)；
*多個電源和地管腳成對配置；
*信號返回管腳(比如地腳)與信號管腳之間均勻分佈；
*類似於時鐘這樣的關鍵信號配置專門的信號返回管腳；
*採用可能的最低驅動電壓(Vcc)，如相對於5V來說可以採用3.3V的驅動電壓，或者使用低電壓差分邏輯(LVDS)；
*在IC封裝內部使用了高頻去耦電容；
*在硅基晶元上或者是IC封轉內部對輸入和輸出信號實施終端匹配；
*輸出信號的斜率受控制。
    總之，選擇IC器件的一個最基本的規則是只要能夠滿足設計系統的時序要求就應該選擇具有最長上升時間的元器件。一旦設計工程師做出最終的決定，但是仍然不能確定同一工藝技術不同廠商生產的器件電磁干擾的情況，可以選擇不同廠商生產的器件做一些測試。將有疑問的IC晶元安裝到一個專門設計的測試電路板上，啟動時鐘運行和高速數據操作。通過連接到頻譜分析儀或寬頻示波器上的近場磁環路探針可以容易地測試電路板的電磁發射。

第二篇  實現PCB高效自動布線的設計技巧和要點

    儘管現在的EDA工具很強大，但隨著PCB尺寸要求越來越小，器件密度越來越高，PCB設計的難度並不小。如何實現PCB高的布通率以及縮短設計時間呢？本文介紹PCB規劃、布局和布線的設計技巧和要點。現在PCB設計的時間越來越短，越來越小的電路板空間，越來越高的器件密度，極其苛刻的布局規則和大尺寸的元件使得設計師的工作更加困難。為了解決設計上的困難，加快產品的上市，現在很多廠家傾向於採用專用EDA工具來實現PCB的設計。但專用的EDA工具並不能產生理想的結果，也不能達到100%的布通率，而且很亂，通常還需花很多時間完成餘下的工作。
    現在市面上流行的EDA工具軟體很多，但除了使用的術語和功能鍵的位置不一樣外都大同小異，如何用這些工具更好地實現PCB的設計呢？在開始布線之前對設計進行認真的分析以及對工具軟體進行認真的設置將使設計更加符合要求。下面是一般的設計過程和步驟。

1、確定PCB的層數
    電路板尺寸和布線層數需要在設計初期確定。如果設計要求使用高密度球柵陣列(BGA)組件，就必須考慮這些器件布線所需要的最少布線層數。布線層的數量以及層疊(stack-up)方式會直接影響到印製線的布線和阻抗。板的大小有助於確定層疊方式和印製線寬度，實現期望的設計效果。
    多年來，人們總是認為電路板層數越少成本就越低，但是影響電路板的製造成本還有許多其他因素。近幾年來，多層板之間的成本差別已經大大減小。在開始設計時最好採用較多的電路層並使敷銅均勻分佈，以避免在設計臨近結束時才發現有少量信號不符合已定義的規則以及空間要求，從而被迫添加新層。在設計之前認真的規劃將減少布線中很多的麻煩。

2、設計規則和限制
    自動布線工具本身並不知道應該做些什麼。為完成布線任務，布線工具需要在正確的規則和限制條件下工作。不同的信號線有不同的布線要求，要對所有特殊要求的信號線進行分類，不同的設計分類也不一樣。每個信號類都應該有優先順序，優先順序越高，規則也越嚴格。規則涉及印製線寬度、過孔的最大數量、平行度、信號線之間的相互影響以及層的限制，這些規則對布線工具的性能有很大影響。認真考慮設計要求是成功布線的重要一步。

3、元件的布局
    為最優化裝配過程，可製造性設計(DFM)規則會對元件布局產生限制。如果裝配部門允許元件移動，可以對電路適當優化，更便於自動布線。所定義的規則和約束條件會影響布局設計。
在布局時需考慮布線路徑(routing channel)和過孔區域，如圖

所示。這些路徑和區域對設計人員而言是顯而易見的，但自動布線工具一次只會考慮一個信號，通過設置布線約束條件以及設定可布信號線的層，可以使布線工具能像設計師所設想的那樣完成布線。

4、扇出設計
    在扇出設計階段，要使自動布線工具能對元件引腳進行連接，表面貼裝器件的每一個引腳至少應有一個過孔，以便在需要更多的連接時，電路板能夠進行內層連接、在線測試(ICT)和電路再處理。
    為了使自動布線工具效率最高，一定要儘可能使用最大的過孔尺寸和印製線，間隔設置為50mil較為理想。要採用使布線路徑數最大的過孔類型。進行扇出設計時，要考慮到電路在線測試問題。測試夾具可能很昂貴，而且通常是在即將投入全面生產時才會訂購，如果這時候才考慮添加節點以實現100%可測試性就太晚了。
    經過慎重考慮和預測，電路在線測試的設計可在設計初期進行，在生產過程後期實現，根據布線路徑和電路在線測試來確定過孔扇出類型，電源和接地也會影響到布線和扇出設計。為降低濾波電容器連接線產生的感抗，過孔應儘可能靠近表面貼裝器件的引腳，必要時可採用手動布線，這可能會對原來設想的布線路徑產生影響，甚至可能會導致你重新考慮使用哪種過孔，因此必須考慮過孔和引腳感抗間的關係並設定過孔規格的優先順序。

5、手動布線以及關鍵信號的處理
    儘管本文主要論述自動布線問題，但手動布線在現在和將來都是印刷電路板設計的一個重要過程。採用手動布線有助於自動布線工具完成布線工作。如圖2a和圖2b所示，通過對挑選出的網路(net)進行手動布線並加以固定，可以形成自動布線時可依據的路徑。
    無論關鍵信號的數量有多少，首先對這些信號進行布線，手動布線或結合自動布線工具均可。關鍵信號通常必須通過精心的電路設計才能達到期望的性能。布線完成後，再由有關的工程人員來對這些信號布線進行檢查，這個過程相對容易得多。檢查通過後，將這些線固定，然後開始對其餘信號進行自動布線。

6、自動布線
    對關鍵信號的布線需要考慮在布線時控制一些電參數，比如減小分佈電感和EMC等，對於其它信號的布線也類似。所有的EDA廠商都會提供一種方法來控制這些參數。在了解自動布線工具有哪些輸入參數以及輸入參數對布線的影響后，自動布線的質量在一定程度上可以得到保證。
    應該採用通用規則來對信號進行自動布線。通過設置限制條件和禁止布線區來限定給定信號所使用的層以及所用到的過孔數量，布線工具就能按照工程師的設計思想來自動布線。如果對自動布線工具所用的層和所布過孔的數量不加限制，自動布線時將會使用到每一層，而且將會產生很多過孔。
    在設置好約束條件和應用所創建的規則后，自動布線將會達到與預期相近的結果，當然可能還需要進行一些整理工作，同時還需要確保其它信號和網路布線的空間。在一部分設計完成以後，將其固定下來，以防止受到後邊布線過程的影響。
    採用相同的步驟對其餘信號進行布線。布線次數取決於電路的複雜性和你所定義的通用規則的多少。每完成一類信號后，其餘網路布線的約束條件就會減少。但隨之而來的是很多信號布線需要手動干預。現在的自動布線工具功能非常強大，通常可完成100%的布線。但是當自動布線工具未完成全部信號布線時，就需對餘下的信號進行手動布線。

7、自動布線的設計要點包括：
    7.1 略微改變設置，試用多種路徑布線；
    7.2 保持基本規則不變，試用不同的布線層、不同的印製線和間隔寬度以及不同線寬、不同類型的過孔如盲孔、埋孔等，觀察這些因素對設計結果有何影響；
    7.3讓布線工具對那些默認的網路根據需要進行處理；
    7.4信號越不重要，自動布線工具對其布線的自由度就越大。

8、布線的整理
    如果你所使用的EDA工具軟體能夠列出信號的布線長度，檢查這些數據，你可能會發現一些約束條件很少的信號布線的長度很長。這個問題比較容易處理，通過手動編輯可以縮簡訊號布線長度和減少過孔數量。在整理過程中，你需要判斷出哪些布線合理，哪些布線不合理。同手動布線設計一樣，自動布線設計也能在檢查過程中進行整理和編輯。

9、電路板的外觀
    以前的設計常常注意電路板的視覺效果，現在不一樣了。自動設計的電路板不比手動設計的美觀，但在電子特性上能滿足規定的要求，而且設計的完整性能得到保證

 第三篇 布局布線技術的發展

    摘要：隨著微孔和單片高密度集成系統等新硬體技術的應用，自由角度布線、自動布局和3D布局布線等新型軟體將會成為電路板設計人員必備的設計工具之一。
    在早期的電路板設計工具中，布局有專門的布局軟體，布線也有專門的布線軟體，兩者之間沒什麼聯繫。隨著球柵陣列封裝的高密度單晶元、高密度連接器、微孔內建技術以及3D板在印刷電路板設計中的應用，布局和布線已越來越一體化，並成為設計過程的重要組成部分。
    自動布局和自由角度布線等軟體技術已漸漸成為解決這類高度一體化問題的重要方法，利用此類軟體能在規定時間範圍內設計出可製造的電路板。在目前產品上市時間越來越短的情況下，手動布線極為耗時，不合時宜。因此，現在要求布局布線工具具有自動布線功能，以快速響應市場對產品設計提出的要求。

1、設計約束條件
    由於要考慮電磁兼容(EMC)及電磁干擾、串擾、信號延遲和差分對布線等高密度設計因素，布局布線的約束條件每年都在增加。例如，在幾年前，一般的電路板僅需6個差分對來進行布線，而現在則需600對。在一定時間內僅依賴手動布線來實現這600對布線是不可能的，因此自動布線工具必不可少。
    儘管與幾年前相比，當今設計中的節點(net)數目沒有大的改變，只是矽片複雜性有所增加，但是設計中重要節點的比例大大增加了。當然，對於某些特別重要的節點，要求布局布線工具能夠加以區分，但無需對每個管腳或節點都加以限制。

2、自由角度布線
    隨著單片器件上集成的功能越來越多，其輸出管腳數目也大大增加，但其封裝尺寸並沒隨之擴大。因此，再加上管腳間距和阻抗因素的限制，這類器件必須採用更細的線寬。同時產品尺寸的總體減小也意味著用於布局布線的空間也大大減小了。在某些消費類產品中，底板的大小與其上器件大小相差無幾，元件佔據的板面積高達 80%。
    某些高密度元件管腳交錯，即使採用具45°布線功能的工具也無法進行自動布線。儘管45°布線工具能對某些恰成45°的線段進行完美的處理，但自由角度布線工具具有更大的靈活性，並能最大程度提高布線密度。
    拉緊(pull-tight)功能使每個節點在布線后自動縮短以適應空間要求，它能大大降低信號延遲，同時降低平行路徑數，有助於避免串擾的產生。
    儘管自由角度設計具有可製造性，並且性能良好，但是這種設計會導致主板看起來不如以前的設計美觀。主板設計在上市時間之後，就可能不再是一件藝術品了。

3、高密度器件
    最新的高密度系統級晶元採用BGA或COB封裝，管腳間距日益減小。球間距已低至1mm，並且還會繼續降低，導致封裝件信號線不可能採用傳統布線工具來引出。目前有兩種方法可解決這個問題：一是通過球下面的孔將信號線從下層引出；二是採用極細布線和自由角度布線在球柵陣列中找出一條引線通道。對這種高密度器件而言，採用寬度和空間極小的布線方式是唯一可行的，只有這樣，才能保證較高的成品率。現代的布線技術也要求能自動地應用這些約束條件。
    自由布線方法可減少布線層數，降低產品成本。同時也意味著在成本不變的情況下，可以增加一些接地層和電源層來提高信號完整性和EMC性能。

4、下一代電路板設計技術
    微孔等離子蝕刻技術在多層板，尤其是在蜂窩電話和家用電器中的應用大大改變了對布局布線工具的要求。採用等離子蝕刻法在路徑寬度內添加一個新孔不會導致底板本身或製造成本的增加，因為對等離子蝕刻法而言，製作一千個孔的成本與製作一個孔的成本一樣低廉(這與激光鑽孔法大不一樣)。這就要求布線工具具有更大的靈活性，它必須能夠應用不同的約束條件，能適應不同的微孔和構建技術的要求。
    元件密度的不斷增加也對布局設計產生了某些影響。布局布線工具總是假設板上有足夠的空間讓元件拾放機來拾放表面安裝元件，而不會對板上已有元件產生影響。但是元件順序放置會產生這樣一個問題，即每當放置一個新元件后，板上每個元件的最佳位置都會發生改變。
    這就是布局設計過程自動化程度低而人工干預程度高的原因。儘管目前的布局工具對依次布局的元件數沒什麼限制，但是某些工程師認為布局工具用於依次布局時實際上是受到限制的，這個限制大約為500個元件。還有一些工程師認為當在一個板上放置的元件多達4,000個時，會產生很大問題。
    同順序演算法技術相比，并行布局技術能實現更好的自動布局效果。因此，當Zuken收購Incases公司后，Incases的并行布局技術使Zuken獲益非淺。

5、三維布局
    3D工具針對目前應用日益廣泛的異形和定形板進行布局布線。如 Zuken的Freedom最新工具採用三維底板模型來進行元件的空間布局，隨後再進行二維布線。此過程也能告知：此板是否具備可製造性？
    將來，諸如在兩個不同層上採用陰影差分對的設計方法將會變得日益重要，布線工具也必須能處理這種設計，而且信號速率也將會繼續提高。
    目前也出現了將布局布線工具同用於虛擬原型的高級模擬工具集成起來的工具，如Zuken的Hot Stage工具，所以即使在虛擬原型時也能對布線問題進行考慮。
    現在，自動布線技術已極為普及。我們相信，自由角度布線、自動布局和3D布局等新型軟體技術也會同自動布線技術一樣成為底板設計人員的日常設計工具，設計人員可用這些新工具來解決微孔和單片高密度集成系統等新型硬體技術問題。