ＰＥ３２９３是Ｐｅｒｅｇｒｉｎｅ公司生產的一款高性能１．８ＧＨｚ／５５０ＭＨｚ雙模整數分頻集成鎖相環，它內部集成了脈衝整形電路、鑒頻／鑒相器電路、預分頻、程序分頻器、÷３２／３３和÷１６／１７兩個雙模式分頻器、控制電路和鎖相指示等電路。由於該ＩＣ採用了Ｐｅｒｅｇｒｉｎｅ的ＵＴＳｉ ＣＭＯＳ專利技術，因此，它的寄生輸出成分在整個工作頻段內都極低。ＰＥ３２９３具有以下特點：
●採用先進的寄生輸出抑制技術，具有非常好的相位雜訊特性和較高的頻率穩定度；
●具有÷３２／３３和÷１６／１７兩個雙模式分頻器?其中前者的工作頻率能達到１．８ＧＨｚ，後者的工作頻率能達到５００ＭＨｚ；
●功耗很小，採用雙環工作模式時，其典型工作電流為４ｍＡ；
●工作電壓為２．７～３．３Ｖ；
●具有２４腳ＢＣＣ和２０腳ＴＳＳＯＰ兩種封裝形式；
●可用於ＰＣＳ基站、ＣＤＭＡ和手持式無線產品中。
２ 引腳說明
ＰＥ３２９３具有圖１和圖２所示的兩種封裝形式?其中 ２４腳ＢＣＣ封裝只比２０腳ＴＳＳＯＰ封裝多４個保留引腳，其餘引腳的引腳定義均相同，表１所列是２０腳ＴＳＳＯＰ封裝的引腳定義。
表1 PE3293（以20腳TSSOP封裝為例）的引腳定義
序 號 |
名 稱 |
類 型 |
功 能 描 述
|
1 |
N/C |
|
不連接 |
2 |
VDD |
|
電源，2.7～3.3V，需用一個電容就近旁路接地 |
3 |
CP1 |
輸出 |
PLL1內部的脈衝成形輸出，用作外部VCO的輸入驅動 |
4 |
GND |
|
地端 |
5 |
fin1 |
輸入 |
從PLL1（RR）VCO來的預分頻器輸入，最大頻率為1.8GHz |
6 |
Dec1 |
|
PLL1的電源去耦端，有必要用一個電容就近接地 |
7 |
VDD1 |
|
PLL1預分頻器的電源，一般經3.3kΩ的電阻連到VDD |
8 |
fr |
輸入 |
參考頻率輸入 |
9 |
GND |
|
地端 |
10 |
f0LD |
輸出 |
復用器輸出，包括PLL1和PLL2主計數器或參考計數器輸出/時鐘檢測信號，以及移位寄存器移出數據 |
11 |
Clock |
輸入 |
CMOS時鐘輸入，在時鐘信號的上升沿，各種計數器的串列數據將送入21bit的移位寄存器 |
12 |
Data |
輸入 |
二進位串列數據輸入，為CMOS輸入數據，MSB先，2bit的LSB為控制比特 |
13 |
LE |
輸入 |
負載使能CMOS入，當LE為高時，21bit的串列移位移位寄存器中的數據字將被送入相應的四個鎖存器之一中（由控制比特決定） |
14 |
VDD2 |
輸出 |
PLL1預分頻器的電源，使用時經3.3kΩ的電阻連到VDD0 |
15 |
Dec2 |
輸出 |
PLL1的電源去耦端，有必要用一個電容就近接地 |
16 |
fin2 |
輸入 |
從PLL1（IF）VCO來的預分頻器輸入，最大頻率為500MHz |
17 |
GND |
|
地端 |
18 |
CP2 |
輸出 |
PLL1內部的脈衝成形輸出，用作外部VCO的輸入驅動 |
19 |
VDD |
|
2.7～3.3V電源，需經一個電容就近接地 |
20 |
VDD |
|
電源，2.7～3.3V，需經一個電容就近接地 |
３.ＰＥ３２９３的組成原理
ＰＥ３２９３的功能原理框圖如圖３所示，它主要由２１－ｂｉｔ串列控制寄存器、一個復用輸出器以及鎖相環ＰＬＬ１和ＰＬＬ２組成。每個ＰＬＬ都有一組除Ｎ的整數主計數器、一個參考計數器、一個鑒相器以及帶內部補償電路的內部脈衝成形器，而每個除Ｎ的整數主計數器則包括一個內部雙模預分頻器，可用作計數和小數累加。
串列數據輸入端Ｄａｔａ輸入的數據可在時鐘Ｃｌｏｃｋ 的上升沿逐次移入２１ｂｉｔ的移位寄存器，其中ＭＳＢ?Ｍ１６?最先輸入，當ＬＥ為高時，數據送入最後２位地址位所決定的２１ｂｉｔ的移位寄存器的相應地址中。圖４所示是ＰＥ３２９３的寄存器位。如果將ｆＬＤ用作數據輸出，那麼移位寄存器中的Ｓ２０ 的內容將在Ｃｌｏｃｋ 的下降沿送入ｆＬＤ，這樣，ＰＥ３２９３和相應的器件就構成了環狀結構。
ＰＬＬ１（ＲＦ）的ＶＣＯ頻率ｆｉｎ１的大小與ｆｒ的值有關，它們之間的關係如下：
ｆｉｎ１＝[(３２×Ｍ１)＋Ａ１＋(Ｆ１／３２)]×?ｆｒ／Ｒ１?
值得注意的是，為了獲得連續的通道，必須滿足Ａ１小於等於Ｍ１，而且ｆｉｎ１必須大於等於１０２４倍的（ｆｒ／Ｒ１）。
ＰＬＬ２（ＩＦ）的ＶＣＯ頻率ｆｉｎ２的大小與ｆｒ的值有關，它們的關係如下：
ｆｉｎ２ ＝[１６Ｍ２＋Ａ２＋(Ｆ２／３２)]×(ｆｒ／Ｒ２)
同理，為了獲得連續的通道，必須滿足Ａ２小於等於Ｍ２，ｆｉｎ２必須大於等於２５６倍的（ｆｒ／Ｒ２）。
Ｆ１可用於決定ＰＬＬ１的分頻比，如果Ｆ１為偶整數，那麼，ＰＥ３２９３可自動化簡分頻數。比如，Ｆ１等於１２時?分數１２／３２將自動化簡為３／８這樣，分母就可能為２，４，８，１６和３２。相應地，Ｆ２可用於決定ＰＬＬ２的分頻比。
