LVDS佈線建議_佈局,pcb,佈線問題

LVDS簡介 LVDS是高速、低電壓、低功耗和低噪聲的通用I/O接口標準。低電壓拜服和差分電流模式輸出可以顯著減少電磁干擾（EMI）。在設計一個LVDS板時需要考慮許多因素，例如差分路徑，阻抗匹配，串擾和電磁干擾。 差分線 LVDS利用差動傳送方式，這意味著每個LVDS信號使用兩根信號線。這兩根信號線之間的電壓差定義了LVDS的值信號。為了在差分線上成功傳輸LVDS信號，在PCB Layout時需要遵循以下規則 為了保證最小的反射和保持接收器的共模噪聲抑制，差分線從驅動器出來後採用緊耦合的原則。此外，為了避免不連續性在差分阻抗，差分線之間的距離在整個佈線路徑上要保持不變。 為了儘量減少偏差，LVDS差分之間走線要求等長處理。 儘量減少過孔及其它導致信號不連續的行為。 任何寄生負載，如電容，必須等量存在於每對差分對中。 為了避免信號不連續，Layout時走線拐角採用圓弧或者45度走線替代90度走線。 阻抗匹配 LVDS信號屬於高速信號，因而阻抗匹配顯得十分重要，即便走線很短。任何不連續的差分LVDS走線都會造成信號的反射，從而降低信號的質量。這些不連續也增加了共模噪聲和EMI。由於LVDS輸出是電流輸出模式，LVDS接收器具有很高的輸入阻抗，因此需要終端電阻來構成信號環路，此時驅動器輸出的電流絕大部分流過終端匹配電阻，並在該電阻上形成壓差，當驅動器輸出信號翻轉時，將改變流經電阻的電流方向，從而產生有限的高低邏輯電平。沒有該匹配電阻將不起作用。這個終端匹配電阻的值與傳輸線的差分阻抗一致，範圍選擇為90ohm到110ohm(通常選用100ohm). 差分通道的匹配電阻需要遵循以下原則 - PCB 佈局時終端匹配電阻儘可能靠近差分接收端（7mm以內），使用1個100ohm的電阻就可以了。 - 匹配電阻的封裝採用0603或者0805. LVDS和單端信號之間的串擾 為了減少LVDS和單端信號（例如LVTTL、SSTL-3、SSTL-2、和類似的標準）之間的串擾，差分LVDS信號和單端信號要隔離開。如果LVDS信號和單端信號沒有充分地彼此分開，那麼單端信號將可能對差分LVDS信號產生干擾。靠近單端信號的LVDS信號線受影響比另一根信號嚴重，從而減少了噪聲容限。為了避免串擾，在同一PCB層的單端信號與LVDS信號的距離應大於12mm。如果成本考慮不大時，可以設置單獨的LVDS層，使用電源層和地層來隔離LVDS信號和單端信號（例如採用LVDS層-電源層-地層-單端信號層的疊層設計）。 電磁干擾 電磁輻射通常是一個值得設計師關注的問題，因為電磁輻射可以通過航向電磁（TEM）波傳播，該電磁波可以從屏蔽裝置中逸出，導致系統電磁兼容性（EMC）測試失敗。單端傳輸如CMOS和TTL，幾乎所有的電場線可以遠離導線而自由輻射。其中一些磁場線可以輻射出去作為TEM波，這些磁場線可能逸出系統，從而導致EMC問題。 對於LVDS差分信號，磁場線趨向於互相抵消，而電場趨向於耦合。這些耦合的場互相限制，因而不會輻射出去。只有少數的邊緣場逃出這個耦合。因此，LVDS作為一個差分傳輸系統，比CMOS或TTL信號產生更少的EMI。圖1所示電磁場在單端信號線上產生邊緣電磁場、差分信號線上產生耦合場。 LVDS信號可以使用微帶線（外層）和帶狀線（中間層）傳輸。對於微帶線，地層在耦合額外的磁場線下，由此限制了更多磁場線從而減少EMI影響。帶狀線耦合所有的磁場線，從而顯著地減少EMI，但這樣做也有一些弊端。 ■比微帶線需要更多的傳輸時間（典型值為1.5倍） ■需要額外的過孔 ■需要更多層 ■難以準確實現100歐姆差分阻抗