DQ與DQS

A．關於內存設計的幾個方面 我們以目前應用廣泛的184pin DDR內存為例。 DDR一個很重要的方面就是使用了Delay-Locked Loop (DLL，延時鎖定迴路即數據瑣向環，鎖定和調整內部時鐘)來提供數據濾波信號（DataStrobe signal）。數據有效時，存儲控制器使用這個數據濾波信號來精確定位數據。每16位做一次輸出（內存核心中的I/O寄存器在時鐘信號上升沿時輸出8位數據，在下降沿同樣輸出8位數據，數據在時鐘的上升沿和下降沿都可以讀取），並且同步來自不同的雙存儲器模塊的數據。DQS（Bi-directional Data Strobe雙向數據控制引腳）指針在讀週期由DDR發送，在寫週期由控制器發送。輸入輸出數據均參照DQS信號，用於數據對齊。DDR DRAM以差動時鐘信號工作，使噪音干擾最小。 同時，DDR讓內存控制器每一組DQ/DQS/DM與DIMM上的顆粒相接時，維持相同的負載，這樣就減少了對主板的影響。 每個DIMM （DIMM，Dual In-line Memory Module雙面引腳內存）槽最大支持的內存數值為尋址空間乘數據寬度。理論上，每個DIMM槽支持最大容量：4GB = 214 x 214 x 8 Byte。限於內存顆粒製造工藝，目前常用的DIMM槽的內存容量最大為1GB。 內存引腳分為：地址引腳、數據引腳（包含校驗位引腳）、片選等控制信號、時鐘信號。其中REGE引腳即為寄存器 (Registered) 允許信號。 

B．SPD SPD（SPD Serial Presence Detect 內存序列存儲芯片），是8針TSSOP（Plastic Thin Small Outline Package）封裝的串行存儲EEPROM，容量2048bit。廠商用於存儲內存芯片臨界時鐘參數、廠商參數相關特徵參數。主板芯片組能通過SPD來準確設定內存工作狀態。每個DIMM的SPD數據讀寫時鐘線SCL和數據線SDA共享一條總線。在每次讀取該EEPROM的時，北橋芯片先向該芯片發送3位片選信號和8位地址信息。然後經過多條DIMM上的SPD信息協調，然後所選DIMM上的內存SPD芯片的信息就會被記錄在北橋內存控制器的寄存器（Register）中。 

C．Registered內存 標準化協會定義了兩種DDR內存。一種是無緩衝DDR DIMM，主要應用在PC上。另一種是緩衝DDR DIMM，將PCB上PLL（Phase Locked Loop，鎖相環，調節時序、增加時鐘驅動力）與緩存寄存器（Register）結合在一起，解決了在服務器應用中隨著DIMM槽的增多，內存系統各個引腳間的引線長度會產生較大差別，從而導致信號時序會產生錯位的問題。原理很簡單，通過在內存上添加鎖相環電路和寄存器，這樣內存控制信號直接針對寄存器而不必直接針對數量龐大的內存芯片。降低了控制芯片負載，提高信號的質量，保證了數據同步。增強了系統的穩定性，但對於單個的讀寫訪問，會滯後一個時鐘週期。 如下圖，內存寄存器和鎖相環電路。 Register芯片的時鐘信號由PLL提供。PLL有一個時鐘輸入，一個Feedback反饋輸入，數個時鐘輸出和一個Feedback反饋輸出。通過調節FBin和SDRAM的時鐘相位差為零，使PLL時鐘輸入端和SDRAM的時鐘輸入端的相位差為零。PLL的兩個輸入間延遲為零，即FBin、CKin之間的相位差為零。同時所有輸出（包括FBout之間）的相位差都為零。 Register芯片時鐘輸入相位與SDRAM時鐘輸入相位的延遲，可以調節PLL到Register的走線長度和輸入電容來確保正常的地址、控制信號採樣。這兩個時鐘間的延遲在設計設計過程中可以根據實際情況做出控制優化。Register芯片的時鐘輸入相位，在Raw card的設計中一般置為與SDRAM的時鐘輸入相位相同。 PLL電路對主板產生的時鐘信號進行跟蹤、鎖定，使主板時鐘電路與內存模組保持同步，同時確保信號驅動寄存器和內存芯片不產生時鐘漂移。 例如，在AMD 760MPX芯片組搭建的SMP系統中，可以通過調節北橋中內存控制電路寄存器關於ECC的設置，來決定採用普通DDR內存還是採用Registered內存。