歡迎您光臨本站 登入註冊首頁

概述

電容去耦原理精講(內含詳細圖解及公式)                   採用電容去耦是解決電源噪……

電容去耦原理精講(內含詳細圖解及公式)

                   

採用電容去耦是解決電源噪聲問題的主要方法。這種方法對提高瞬態電流的響應速度,降低電源分配系統的阻抗都非常有效。


對於電容去耦,很多資料中都有涉及,但是闡述的角度不同。有些是從局部電荷存儲(即儲能)的角度來說明,有些是從電源分配系統的阻抗的角度來說明,還有些資料的說明更為混亂,一會提儲能,一會提阻抗,因此很多人在看資料的時候感到有些迷惑。其實,這兩種提法,本質上是相同的,只不過看待問題的視角不同而已。


1. 從儲能的角度來說明電容退耦原理。


在製作電路板時,通常會在負載芯片周圍放置很多電容,這些電容就起到電源退耦作用。其原理可用圖1說明。



(公式1)


只要電容量C足夠大,只需很小的電壓變化,電容就可以提供足夠大的電流,滿足負載瞬態電流的要求。這樣就保證了負載芯片電壓的變化在容許的範圍內。這裡,相當於電容預先存儲了一部分電能,在負載需要的時候釋放出來,即電容是儲能元件。儲能電容的存在使負載消耗的能量得到快速補充,因此保證了負載兩端電壓不至於有太大變化,此時電容擔負的是局部電源的角色。


從儲能角度理解電容容易造成一種錯覺,認為電容越大越好。而且容易誤導大家認為儲能作用發生在低頻段,不容易向高頻擴展。實際上,從儲能角度理解,可以解釋任何電容的功能。下面舉例。


           
               


圖2 電容儲能作用向高頻擴展


如上圖所示,假設在低頻段,比如幾十khz,由於低頻信號在電感上產生的感抗可以忽略,所以在低頻段電容的ESL可以近似等於0。當負載瞬間(幾十khz)需要大電流的時候,電容可以通過ESR向負載供電,供電的實時性很高,eSR只是消耗了一部分電量,但不影響供電的實時性。由於頻率比較低,所以放電時間也比較長(頻率的倒數),所以需要電容的容量較大一些,可以長時間放電。所以低頻段儲能好理解。


同樣大的電容,假設負載突變的頻率較高(幾十Mhz或者更高),那麼當負載順麼變化的時候(幾十Mhz或者更高),ESL上形成的感抗不容忽視,這個感抗會產生一個反向電動勢去阻止電容向負載供電,所以負載上實際獲得的電流的瞬態性能比較差,即,電容的電流無法供應瞬間的電流突變,儘管電容容量很大,但由於ESL較大,此時的大容量儲能發揮不了作用。實際上,頻率較高,電容給負載供電的時間縮短(頻率的倒數),也不需要電容有那麼大的儲能。對於高頻,關鍵的因素是ESL,要降低電容的ESL,選擇小封裝的小電容,ESL顯著降低,這就是為什麼我們高頻選擇小電容的原因,另外走線長度引入的電感也會折算到ESL參數裡,所以小電容一定要靠近pin。


從儲能的這個角度理解甚至可以擴展到pF級電容。理論上假設不存在ESR,ESL以及傳輸阻抗為0,則一顆大電容完全勝任所有頻率。但這種假設並不存在。所以電路中需要大小電容合理搭配去應對不同頻率下的負載的能力供給。而且電容越靠近負載,傳輸線的等效電感,電阻的影響就越小。



圖3 手機Vbat電源電容分配圖


舉例,在手機設計中,給vbat供電支路的幾個分支上都掛47uf電容,如上圖所示,連接器附近,PMU附近,PA附近都掛47uf電容,認為只有PA旁邊的47uf對PA有效果,連接器旁邊的,PMU旁邊的對PA沒有效果,實際不是這樣的,當PA需要瞬間電流的時候,三顆鉭電容都會向PA供電,供電過程完全取決於瞬間壓差,哪顆電容與PA的瞬間壓差最大,哪顆供電越積極。遠離PA的電容需要考慮傳輸線的阻抗和感抗。對於低頻,這點寄生感抗可以忽略。對於217HZ來說,PA所需的電流三顆電容加起來都遠遠不夠用,故在GSM大功率的時候,PA從三顆電容上均取電流。


對於低頻,寄生電感的作用可以忽略,這些大電容距離芯片的遠近只要體現在走線電阻上,一般電源線走線電阻壓降在100毫歐以內,對電容充放電影響非常小,故可以認為大電容在主板上可以不必追求距離芯片非常近。


從儲能的角度來理解電源退耦,非常直觀易懂,但是對電路設計幫助不大。因為不好從量化角度去考量,適合定性分析。從阻抗的角度理解電容退耦,能讓我們設計電路時有章可循。實際上,在決定電源分配系統的去耦電容量的時候,用的就是阻抗的概念。


2. 從阻抗的角度來理解退耦原理。


將圖1中的負載芯片拿掉,如圖2所示。從AB兩點向左看過去,穩壓電源以及電容退耦系統一起,可以看成一個複合的電源系統。這個電源系統的特點是:不論AB兩點間負載瞬態電流如何變化,都能保證AB兩點間的電壓保持穩定,即AB兩點間電壓變化很小。



圖4 電源部分


我們可以用一個等效電源模型表示上面這個複合的電源系統,如圖3,恆壓源與內阻的串聯模型。



對於這個電路可寫出如下等式:


(公式2)


假設供電源是一個理想的電壓源,即Z=0,且假設傳輸途徑的阻抗也為0,那麼負載不論怎麼變化,變化速度有多快,電壓源都能夠反應過來,並且確保A,B兩點電壓始終恆定。但實際上電源內阻並不為零,而且傳輸線也不是理想的,而且這些影響因素是個複數,與頻率相關,所以就出現了電源的PDN阻抗。


我們的最終設計目標是,不論AB兩點間負載瞬態電流如何變化,都要保持AB兩點間電壓變化範圍很小,根據公式2,這個要求等效於電源系統的阻抗Z要足夠低。在圖4中,我們是通過去耦電容來達到這一要求的,因此從等效的角度出發,可以說去耦電容降低了電源系統的阻抗。另一方面,從電路原理的角度來說,可得到同樣結論。電容對於交流信號呈現低阻抗特性,因此加入電容,實際上也確實降低了電源系統的交流阻抗。


從阻抗的角度理解電容退耦,可以給我們設計電源分配系統帶來極大的方便。實際上,電源分配系統設計的最根本的原則就是使阻抗最小。最有效的設計方法就是在這個原則指導下產生的。


為了理解電源輸出阻抗(內阻)的概念,我們回憶一下電源內阻的定義:斷開負載,從負載端看進去,恆壓源短路,橫流源斷路。如圖6所示。



圖6 電源內阻等效圖


從圖6(b)可以看出,並聯電容後從負載端看過去電源的內阻發生新的變化,即Z’=Z//Z1,其中Z1為電容的容抗。可見新的內阻Z’<Z,故電源端電源隨負載的變化量減小,但Z’是個複數,隨頻率相關,不同的頻率下內阻不一樣,電源PDN做的就是如何在各個頻率段下阻抗儘可能小。理論上,並聯無數個電容,電源內阻總可以無限接近於0,從而電源無限接近於橫壓源或恆流源。


圖6中的電容容抗,不能簡單的使用jwC進行計算,因為電容不是理想模型,它包含ESR,ESL,而這些需要實測模型。圖7為47uF的鉭電容的|Z|曲線。它反映了該電容在不同頻率下的阻抗值(不考慮相位信息)。從圖中可以看出,該電容阻抗最低的點表現在700K頻率時,阻抗是8毫歐。



圖7 47uF鉭電容的Z曲線


這個曲線圖是實測值,包含了該電容的所有信息(除相位外)。


比如:它包含了電容的容量信息,一般容量越大的電容諧振點越低,要達到700k的諧振點,只有這種容值附近的電容才能夠達到。0.1uf電容無論如何也達不到這個頻點。它包含了ESL信息,假設ESL=0,則曲線是一條有斜率的直線。它也包含了ESR信息,比如諧振點處的8毫歐就是它的ESR值。所以,假如我們使用阻抗特性描述電容時,大家千萬不要再使用蓄流的概念理解,比如,PMU上使用10uF電容和使用4.7uf電容從阻抗曲線上看有一些區別,但我們可以接受,此時千萬不要再以蓄流為理由說10uF比4.7uF儲能多,所以效果好,兩種研究方法是從不同角度去分析同一個問題,交織在一起會混亂。建議使用阻抗法分析,可以做到定量分析。


舉例說明,比如我們設計防浪湧電路,一般浪湧信號的波形如圖8所示。



圖8 0.5us-100kHz的浪湧波形


假設我們要消除圖8所示的浪湧波形,需要加電容,但加多大的電容,如果從電容充放電角度去分析非常複雜,一兩頁紙張都不容易講明白。但假如從阻抗角度分析,我們只需要一個簡單的要求,即加一顆電容,使得圖8所示的諧波被短路到GND,浪湧就消除了。怎麼實現這個要求呢,必須選擇一顆電容,使得該電容對於該浪湧信號的頻率下的阻抗最低即可。所以思路清晰了,按照兩部走:


1 確定浪湧信號的頻率。圖8可以看出浪湧信號近似於正弦波,基波頻率大概為100khz,只有在起始瞬間會有一些高次諧波,對於這個高次諧波可以估計一下,大概為幾Mhz級別。


2 尋找兩顆電容,一顆諧振點在100kHz的電容去消除浪湧信號中的基波信號。再找一顆諧振點在幾Mhz的電容去消除浪湧信號中的高次諧波。假如對浪湧信號的高次諧波預估不確切,可以多加幾顆其他可能的頻段的電容。


實際操作中發現,即使470uf的電容,其諧振點也在200k,100khz的諧振點的電容估計更大。而手機根本不可能放置這麼大的電容,所以只能看47uF(手機能放置的最大電容)對於100kz的阻抗了。470uF在200khz時阻抗為3毫歐,在100khz時為5毫歐姆。47uf在100khz時阻抗為40毫歐姆。可以接受,如果再並聯一顆47uF電容,則100khz時阻抗減半,為20毫歐。個人認為對於浪湧信號,短路電阻為0.1歐姆以內就可以滿足要求。根據這個要求,電容還可以變小一些。電容對於靜電防護的原理也是一樣的,防護之前必須知道靜電的頻譜。


對於圖3那樣的電容佈局,實際上3顆47uF電容都對於浪湧有防護作用,但這三顆又不是直接的並聯關係,下面詳細分析這三顆電容對於靜電防護的實際模型。


假如浪湧是從電池連接器處進入,則應該分析電池連接器處的阻抗。如圖9所示,對於圖3的佈局電容進行了等效,等效之後可以看出,Zc1,Zc2佈局位置較遠,對於浪湧的防護不能使用電容測試模型,LX的加入,電容的|Z|曲線會向左邊偏移,RX的加入,|Z|曲線會向上平移。移動的大小取決於LX,Rx的量值,這些都使得電容對於浪湧的防護能力變差。具體可以通過PCB仿真實現,通過仿真可以獲知連接器入口處100khz的阻抗,從而知道對於浪湧防護的效果。一般來說,100k低頻段,Lx的影響可以忽略。



圖9 三顆不同位置的47uF電容對於浪湧的防護示意圖


從上圖可以看出,佈局源的電容實際上也對浪湧的防護起到了作用,只是作用沒有佈局在連接器處得效果好,至於差別多少需要仿真去量化。


引申到我們工作中的例子,PA旁邊放置22uF電容的作用是幹什麼的,2012解釋為浪湧防護,而且還要求必須佈置在pin腳附近,對於這個我不太理解,浪湧從哪裡來?若從連接器處來,則應該優先佈置在連接器附近。若從減小電壓跌落角度考慮,我們來看看這個模型



從儲能角度更好理解,PA需要電流時導致電壓跌落,如果電容供給PA一部分電流,會小電壓跌落,但是能減小多少呢,沒辦法量化。而從阻抗的角度分析,電源上出現了一個217Hz的方波,我們需要加電容將這個方波(可以認為是干擾波)短路到GND。方波的頻譜包含了217Hz及其幾次倍頻,幅值最大的部分在基波,我們要首先想辦法濾除基波,濾除的辦法是找一顆諧振點在217Hz的電容,對於這麼低的一個頻率,我們可以認為ESL對其沒有影響,那麼電容容抗可以用理想模型1/jwc來計算,假設理想的阻抗為0.1歐姆,那麼通過計算,需要的電容容量為7338uF。即使用標稱6800,1000uf之類的電容濾波才能看到明顯效果。那麼我們22uF電容能有多大能耐呢!只能濾除一些倍頻頻譜。


從此例子可以看出,從儲能角度能夠解釋的,使用阻抗也能解釋,且使用阻抗分析方法可以很容易做到定量分析。


電源去耦涉及到很多問題:總的電容量多大才能滿足要求?如何確定這個值?選擇那些電容值?放多少個電容?選什麼材質的電容?電容如何安裝到電路板上?電容放置距離有什麼要求?下面分別介紹。


目標阻抗(Target Impedance)定義為:



為要進行去耦的電源電壓等級,常見的有5V、3.3V、1.8V、1.26V、1.2V 等。


為允許的電壓波動,在電源噪聲餘量一節中我們已經闡述過了,典型值為2.5%。


為負載芯片的最大瞬態電流變化量。該定義可解釋為:能滿足負載最大瞬態電流供應,且電壓變化不超過最大容許波動範圍的情況下,電源系統自身阻抗的最大值。超過這一阻抗值,電源波動將超過容許範圍。


對目標阻抗有兩點需要說明:


1、目標阻抗是電源系統的瞬態阻抗,是對快速變化的電流表現出來的一種阻抗特性。


2 、目標阻抗和一定寬度的頻段有關。在感興趣的整個頻率範圍內,電源阻抗都不能超過這個值。阻抗是電阻、電感和電容共同作用的結果,因此必然與頻率有關。感興趣的整個頻率範圍有多大?這和負載對瞬態電流的要求有關。顧名思義,瞬態電流是指在極短時間內電源必須提供的電流。如果把這個電流看做信號的話,相當於一個階躍信號,具有很寬的頻譜,這一頻譜範圍就是我們感興趣的頻率範圍。


需要多大的電容量:


有兩種方法確定所需的電容量。第一種方法利用電源驅動的負載計算電容量。這種方法沒有考慮ESL 及ESR 的影響,因此很不精確,但是對理解電容量的選擇有好處。第二種方法就是利用目標阻抗(Target Impedance)來計算總電容量,這是業界通用的方法,得到了廣泛驗證。你可以先用這種方法來計算,然後做局部微調,能達到很好的效果,如何進行局部微調,是一個更高級的話題。下面分別介紹兩種方法。


方法一:利用電源驅動的負載計算電容量


設負載(容性)為 30pF,要在 2ns 內從 0V 驅動到 3.3V,瞬態電流為:



如果共有36 個這樣的負載需要驅動,則瞬態電流為:36*49.5mA=1.782A。假設容許電壓波動為:3.3*2.5%=82.5 mV,所需電容量為


C=I*dt/dv=1.782A*2ns/0.0825V=43.2nF


說明:所加的電容實際上作為抑制電壓波紋的儲能元件,該電容必須在2ns 內為負載提供1.782A 的電流,同時電壓下降不能超過82.5 mV,因此電容值應根據 82.5 mV 來計算。記住:電容放電給負載提供電流,其本身電壓也會下降,但是電壓下降的量不能超過82.5mV(容許的電壓波紋)。這種計算沒什麼實際意義,之所以放在這裡說一下,是為了讓大家對去耦原理認識更深。


方法二:利用目標阻抗計算電容量


為了清楚的說明電容量的計算方法,我們用一個例子。要去耦的電源為1.2V,容許電壓波動為2.5%,最大瞬態電流 600mA,


第一步:計算目標阻抗



第二步:確定穩壓電源頻率響應範圍。


和具體使用的電源片子有關,通常在 DC 到幾百 kHz 之間。這裡設為 DC 到 100kHz。在100kHz 以下時,電源芯片能很好的對瞬態電流做出反應,高於 100kHz 時,表現為很高的阻抗,如果沒有外加電容,電源波動將超過允許的 2.5%。為了在高於 100kHz 時仍滿足電壓波動小於 2.5%要求,應該加多大的電容?


第三步:計算 bulk 電容量


當頻率處於電容自諧振點以下時,電容的阻抗可近似表示為:



頻率 f 越高,阻抗越小,頻率越低,阻抗越大。在感興趣的頻率範圍內,電容的最大阻抗不能超過目標阻抗,因此使用 100kHz 計算(電容起作用的頻率範圍的最低頻率,對應電容最高阻抗)。



第四步:計算 bulk 電容的最高有效頻率


當頻率處於電容自諧振點以上時,電容的阻抗可近似表示為:



頻率 f 越高,阻抗越大,但阻抗不能超過目標阻抗。假設 ESL 為 5nH,則最高有效頻率為:



樣一個大的電容能夠讓我們把電源阻抗在100kHz 到1.6MHz 之間控制在目標阻抗之下。當頻率高於1.6MHz 時,還需要額外的電容來控制電源系統阻抗。


第五步:計算頻率高於1.6MHz 時所需電容


如果希望電源系統在500MHz 以下時都能滿足電壓波動要求,就必須控制電容的寄生電感量。必須滿足



所以有:



假設使用 0402 封裝陶瓷電容,寄生電感約為 0.4nH,加上安裝到電路板上後


過孔的寄生電感(本文後面有計算方法)假設為 0.6nH,則總的寄生電感為 1 nH。為了滿足總電感不大於 0.16 nH 的要求,我們需要並聯的電容個數為:1/0.016=62.5 個,因此需要 63 個 0402 電容。


為了在 1.6MHz 時阻抗小於目標阻抗,需要電容量為:



因此每個電容的電容量為 1.9894/63=0.0316 uF。


綜上所述,對於這個系統,我們選擇 1 個 31.831 uF 的大電容和 63 個 0.0316 uF 的小電容即可滿足要求。


[urgunta via 研發互助社區 ] 電容去耦原理精講(內含詳細圖解及公式)已經有120次圍觀

http://cocdig.com/docs/show-post-45776.html