概述
1． 怎樣建立自己的元件庫？ 建立了一個新的project后，畫原理圖的第一步就是先建立自己所需要的庫，所採用的工具就是partdeveloper.首先在建……
建立了一個新的project后，畫原理圖的第一步就是先建立自己所需要的庫，所採用的工具就是part developer. 首先在建立一個存放元件庫的目錄（如mylib），然後用寫字板打開cds.lib，定義： Define mylib d:\board\mylib(目錄所在路徑). 這樣就建立了自己的庫。在Concept_HDL的component－>add，點擊search stack，可以加入該庫。 建立好一個元件庫時，首先要先保存，保存盡量選擇 save view。在concept-HDL中，我們用滑鼠左鍵直接點擊器件后，便可以對器件的外形尺寸進行修改，這時如果你再進入part developer做一些修改後，如果選擇save all view會回到原來的外形尺寸，而選save view 在project manager中tools/part developer可建立，選擇庫並定義part name，在symbol中add symbol，package中add package/addpin，依次輸入pin： 當保存時出錯，主要原因可能是：所畫的信號線可能與元件的pin腳重合，或信號線自身重合；信號線重複命名；信號線可能沒有命名；在高版本中（ 版本14.0以上）中，自己所創建的庫不能與系統本身帶有的庫名字相同；建庫時，封裝原件的管腳個數與原件庫的管腳個數不同。打包時會出錯的原因則有可能是所做的封裝類型與元件不匹配（如pin腳的個數，封裝的類型名等。 在菜單Text下拉菜單中選擇Attribute特性，然後點擊器件，則彈出一Attribute 窗口，點擊Add按鈕，則可以加入name ,value,JEDEC_TYPE (封裝類型) 等屬性。 在pad design中，建立pad 時，type選single類型，應該定義下面幾層的尺寸：begin layer（有時是end layer）, soldermask和 pastemask 。建立Via時，type一般選through，定義drill hole 的尺寸 和所有的layer層（注意定義thermal relief和anti pad）以及soldermask。一般Pastemask和Regular一樣大，soldmask比layer的尺寸大幾個Mil，而thermal relief和anti pad比regular pad的尺寸大10Mil以上。 做封裝既可以在Allegro中File－>New－>package symbol，也可以使用Wizard（自動向 在Allegro中File選項中選Import???>logic，在import logic type選HDL－concept，注意在Import from欄確認是工作路徑下的packaged目錄，系統有可能自動默認為是physical目錄。 在allegro下面的空白框內，緊接著command>提示符，打入alias F4(快捷鍵) room out（命令）。或者在Cadence 安裝目錄/share/pcb/text里有個env文件，用寫字板打開，找到Alias定義的部分，進行手動修改既可。 在Allegro中，選Setup-Cross-section。如果想添加層，在Edit欄選Insert，刪除為del，材料型號，絕緣層一般為FR-4，Etch層為Copper，層的類型，布線層選Conductor，鋪銅層為Plane，絕緣層為Dielectric，Etch Subclass Name分別為Top，Gnd，S1，S2，Vcc，Bottom。 首先確定Psmpath，padpath的路徑有沒有設置，如果沒有設置可以在Partdevelop里設置，或者在env文件中手動添加。也有可能器件在列表中存在，但是無法調出，可檢查該器件所用到的*.pad文件及封裝庫文件*.dra,*.psm是否存在於你的工作目錄×××/physical里。另外還有一種可能就是頁面太小，不夠擺放器件，可以在setup-draw size中調整。 主要是因為Grids設置的問題，可在setup－grids中將每一層的Etch及Non－etch的grids的X、Y的spacing間隔調小。對於一些對位置要求比較嚴格的器件，比如插槽，金手指等用於介面的元器件，則應該嚴格按照設計者給定的位置尺寸，在命令行里用坐標指令進行定位。如：x 1200 3000 。 Allegro中File-new，在drawing type中選擇Mechanical symbol。主要是為了生成PCB板的外框模型，在這裡面雖然也可以添加pad，但是沒有管腳對應關係。Mechanical symbol 完成以後，生成*.dra文件。在Allgro中調用時，選擇by symbol?>mechanical。注意右下角的library前面的勾打上。 如果嫌physical目錄下各類文件過分繁冗，想刪除一些無用的文件，或者只有一個*.brd文件，想獲取所有的元件及pad封裝庫的信息，可以採用這種辦法：將*.brd另存在一個新的目錄下，在File－>選export－>libraries，點中所有選項，然後export，即可在你的新目錄下生成所有的*.pad,*.psm,*.dra文件。 我們以定義CLK線與其它信號線之間的距離為例： 在control控制欄的line lock中，可將90改為45，如果想畫弧線，可以將line改為Arc。 同上面定義間距的方法類似，在選中所要定義的線之後，rules－>selected net－>timing，則可以在minimum length和maximum length中定義走線的最長最短長度限制，也可以用時間延遲為限制來定義。還有一種方法就是在Specctra Quest中提取某一根信號線的拓補結構作為模型，在裡面定義各段導線的長度限制，然後生成rule文件，可以約束相同類型信號線的走線。 在Specctra里，可用file－>write－>session來保存當前布線，用file－>write－>rules did files來保存規則文件，調用時均使用file－>execute do file,然後打需要調用的存檔文件，如Initial.ses或rules.rul 。在color palette中使用write colormap和來load colormap來保存和讀取顏色設置。 CCT中有自動打過孔的功能，在Autoroute－>Pre Route－>Fanout 。可以指定過孔的方向，比如想把過孔都打在Pad的內部，則可以在location中選inside。其中也可以定義一些其他限制。另外有時我們可以選擇一組線進行平行走線，這時就可能同時打一排過孔，右擊滑鼠選擇set via pattern，可選擇其排列形狀。在窗口的右下方也有快捷按鈕可以選擇。 我們在定義了最長最短走線的規則之後，在布線時會有數字顯示，隨時告訴你如果按當前走向布線會離所定義的規則有多大的偏差。一般在規則長度以內的用綠色字體顯示，超過了或長度不夠會有紅色字體顯示，並用＋/—提示偏差量。但是這個提示的偏差量並不是簡單的隨你走線的長度變化而變化。它是根據你的布線方向，軟體自動計算按此方向走線的長度與規定長度的比較，如果變換走線方向，它也會重新計算。 鋪銅這一步驟一定要在Allegro中進行，Add－>shapes－>Solid Fill，同時注意在Control工具欄中Active Class選Etch，Subclass選所要鋪設的Plane層，如VCC或者GND。然後即可畫外框，注意離outline有20 Mil左右的間距。Done之後會進入鋪銅的操作界面，選Edit－>Change net（by name）給Plane層命名。在shape—>parameters確定是否使用了Anti Pad和Thermal relief，接著選Void－>Auto，軟體會自動檢測Thermal relief，完成之後會有log彙報，如果沒有任何錯誤既可鋪設shape，shape－>Fill 。如果鋪好之後又有過孔的改動，需要重新鋪銅，則應選Edit－>shape，點在shape上，然後右擊滑鼠選done，這樣就會自動將連接在shape上的Thermal relief刪除，不能硬刪鋪銅的shape層，否則那些Thermal relief將遺留在Plane層上。 在Allegro的Setup－>constraints里的set standard values中可定義每一層走線的寬度，比如，可以定義VCC和GND的線寬為10 Mil。在鋪銅時注意shape－>parameters里一些線寬的定義是否設置成DRC Value。 布線完成之後，需要對其進行優化，一般採用系統自動優化，主要是將直角變為45度，以及線條的光滑性。Route－>gloss－>parameters，在出現的列表中，選Line smoothing，進行Gloss即可，但有時布線中為了保證走線距離相等，故意走成一些彎曲的線，優化時，點擊Line Smoothing左邊的方塊，只選擇convert 90’s to 45’s ，把其他的勾都去掉，這樣進行優化時就不會將設計者故意彎曲的走線拉直或變形。 在優化的parameters選項中只選擇倒數第二個，Pad And T Connection Fillet ，並去掉其中的Pin選項，進行優化即可。想要刪除的話，則只選Line smoothing中的dangling Lines進行優化。注意：如無特殊要求，現在我們不再進行此項優化。 在器件擺放結束后，如果封裝庫有改動，可以Place－>update symbols，如果是pad有變化，注意要在update symbol padstacks前打勾。布線完成之後盡量避免封裝庫的改動，因為如果update，連接在Pin上的連線會隨Symbol一起移動，從而導致許多連線的丟失，具體解決辦法有待於研究。 遇到這種情況注意看屏幕下方的空白欄的提示，有可能是硬碟空間不夠，還有一種可能是因為資料庫出錯，軟體會自動存檔為*.SAV文件，這時可以重新進入Cadence（可能需要重起動），打開*.SAV，再另存為*.brd 。或在Dos下運行DBFix .SAV，會自動將其轉換為 有時Allegro會出現一些非法超作，導致一些數據出錯，我們可以在Dos方式下，在工作目錄下（即physical目錄下），運行一些修正命令，如Dbcheck *.brd , 或Dbfix *.brd 。不過實際中這些命令好像效果不大。 在dos模式，工作目錄下，敲入brd2dml *.brd 命令，這樣在該目錄下會生成對應brd文件的模型庫dml文件。 首先將IBIS模型轉化為*.dml文件。在Specctra Quest SI expert中Analyze－>Si/EMI SI－>library，在出現的新窗口的右下角，點擊translate－>ibis2signoise，然後在browse里選擇*.ibs文件，將其轉化為*.dml文件。然後在Analyze－>SI/EMI SI－>model Assign中將所有的器件載入對應的模型。然後就可以用probe提取信號線進行模擬了。 在PCB 布線完成以後，所做的最後一項工作就是產生生產廠家所需要的光繪文件，具體步驟在Allegro工具下完成。在Manufacture 菜單下點擊Artwork 選項， 則出現一個artwork control form窗口。所提供的光繪文件除了包括已產生的TOP, GND, S1, S2, VCC, BOTTOM6層,還應包括silkscreen_top, silkscreen_botom, soldermask_top, soldermask_bottom, pastemask_top, pastemask_bottom, drill drawing file, 及drill hole。我們以製作Silkscreen的top層為例。 新建一個空白layout文件，File－>import－>Artwork，然後就可以在browse中選擇*.art文件，Manual中選gerber 6×00。注意不要點OK，點擊Load File。在調用Soldermask 時要在display pad targets前打勾。 調用silkscreen層時，可能會發現沒有器件名標誌。這是因為在上面製作光繪文件時，Underined line width沒有定義寬度，而在以前製作封裝庫時，silk_screen層時標註的Ref也沒有定義寬度，則在調用時會不顯示。另外如果想製作Negtive的光繪文件。在製作光繪文件時，Gnd和Vcc層的Plot mode選為Negative就行。
[admin
via
研發互助社區 ]
Cadence布局布線常見問題詳解 已經有10507次圍觀
本文地址： http://cocdig.com/docs/show-post-44410.html
