PE3293引腳圖

admin @ 2014-03-19 , reply:0

概述
PE3293引腳圖PE3293引腳圖PE3293具有圖1和圖2所示的兩種封裝形式?其中24腳BCC封裝只比20腳TSSOP封裝多4個保留引腳,其餘引腳的引腳定義均相同,表1所列是20腳TSSOP封裝的……
PE3293引腳圖


PE3293引腳圖





PE3293具有圖1和圖2所示的兩種封裝形式?其中 24腳BCC封裝只比20腳TSSOP封裝多4個保留引腳,其餘引腳的引腳定義均相同,表1所列是20腳TSSOP封裝的引腳定義。







表1 PE3293(以20腳TSSOP封裝為例)的引腳定義



 




































































































































序  號



名  稱



類  型




功   能   描   述




1



N/C


 

不連接



2



VDD


 

電源,2.7~3.3V,需用一個電容就近旁路接地



3



CP1



輸出



PLL1內部的脈衝成形輸出,用作外部VCO的輸入驅動



4



GND


 

地端



5



fin1



輸入



從PLL1(RR)VCO來的預分頻器輸入,最大頻率為1.8GHz



6



Dec1


 

PLL1的電源去耦端,有必要用一個電容就近接地



7



VDD1


 

PLL1預分頻器的電源,一般經3.3kΩ的電阻連到VDD



8



fr



輸入



參考頻率輸入



9



GND


 

地端



10



f0LD



輸出



復用器輸出,包括PLL1和PLL2主計數器或參考計數器輸出/時鐘檢測信號,以及移位寄存器移出數據



11



Clock



輸入



CMOS時鐘輸入,在時鐘信號的上升沿,各種計數器的串列數據將送入21bit的移位寄存器



12



Data



輸入



二進位串列數據輸入,為CMOS輸入數據,MSB先,2bit的LSB為控制比特



13



LE



輸入



負載使能CMOS入,當LE為高時,21bit的串列移位移位寄存器中的數據字將被送入相應的四個鎖存器之一中(由控制比特決定)



14



VDD2



輸出



PLL1預分頻器的電源,使用時經3.3kΩ的電阻連到VDD0



15



Dec2



輸出



PLL1的電源去耦端,有必要用一個電容就近接地



16



fin2



輸入



從PLL1(IF)VCO來的預分頻器輸入,最大頻率為500MHz



17



GND


 

地端



18



CP2



輸出



PLL1內部的脈衝成形輸出,用作外部VCO的輸入驅動



19



VDD


 

2.7~3.3V電源,需經一個電容就近接地



20



VDD


 

電源,2.7~3.3V,需經一個電容就近接地



 




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