Verilog討論組精彩內容摘錄

admin @ 2014-03-26 , reply:0

 



問題:  我遇到了一個問題,希望能得到幫助。
  我在用FPGA(ALTERA 10K30)做模擬實驗時,內部的計數器總是計數不正常,但是我在微機中用ModelSim模擬的結果是正確的,所以邏輯應該沒有問題,問題出在FPGA,請教各位,我該如何解決這個問題。謝謝!
  I met a question,hope someone could do me a favor.
  when I used FPGA do simulating experiment, i found the inner counter worked abnormally.but if i use ModelSim do such a experiment,everything is ok.so i confirm the problem should be due to FPGA.
  who can tell me how to deal with this problem? thanks a lot!

 

 



回答一:
  Have you checked clock signal on scope? Those device really a good clock waveform.

 

回答二:
  你用的片子不會有問題吧,檢查有么有問題可以只做一個計數器看看計數對不對不就的了.我覺得應該是片子的問題.

回答三:
  首先請檢查FPGA的使用方法!

回答四:
  我覺得片子有問題的可能性比較小,還是應該先找自己的原因,否則我們一出現問題就把責任說成是晶元的問題,那麼問題就不好解決了。而且10K30國內也很多人在用,如果連一個計數器都出錯的話,我看ALTERA也就沒什麼市場了。
  用ModelSim做模擬,只是從語言角度來驗證,它只能說明你的邏輯沒有問題,但邏輯最終是要在晶元中靠邏輯電路來實現,所以必須考慮到晶元的一些特性。不知道你的計數器是多少位的?速度是多少?輸入的信號質量怎麼樣?
  如果你的計數器位數比較多的話,最好是分兩級或多級來實現,否則很容易在內部因延遲時間不同而造成問題。

回答五:
Dear Friend

Your words is very right. Anything question? First find from yourself,
2nd others. It is very glad to receive your email. Would you please tell me
your name and contact address.

Best regards
wisdom

回答六:
  做時序模擬了嗎?用ModelSim做或Maxplus2都可以利用布局布線后的延時信息作時序模擬。我懷疑你只作了功能模擬

回答七:
  我認為這個問題可能出在非同步邏輯上(如清零、預置),在功能模擬時這個問題有時不能發現,但用時序模擬時會很輕易地發現原因所在。如果採用同步設計的話,這個問題將不會存在。

回答八:
Dear Sir

Maybe your design have the bug, it is easy that Altera is not synthesis
HDL company, Model sim ensure the HDL simulation right, but the Altera MP2
maybe compiler the project into abnormal staus. In fact, MP2 have the AHDL
counter LPM, you can directly call the module, it is tested available.
Anything I can help you, pls let me know.

Our company sales the Altera FPGA and MAX7xxx, if you need, pls fell
free to contact to me.

Best regards
Wisdom.Zhang

 



問題:
  是不是用FPGA EXPRESS能編譯標準的Verilog HDL語言寫的程序,再生成EDIF文件交給MAX+PLUS處理?具體如何操作?

 

 



回答一:
  好像MAX+PLUS也能編輯Verilog HDL語言寫的程序,具體做法從文本編輯窗口輸入程序,編譯即可.

 


回答二:
  還是推薦大家用Synplify做綜合吧,對語法的要求不嚴格,軟體也不大。
連Altera和Xilinx的人都推薦我用。

回答三:
  Synplify 在綜合方面好一些,但maxplus II 的功能更全面些,我覺得.

回答四:
  Synplify速度快,但不見得綜合效果好。Leonardo spectrum不錯,還可以綜合到ASIC。

回答五:
  Half and half, I don't agree the viewpoints.

回答六:
  Synplify only synthesis, MP2 including all FPGA application function.Their
marketing focus is not same. Please advise.

回答七:
  The web-friend advise is right if your design is not Large-scale, But pls notes that Altera is FPGA vendor, not HDL synthesis vendor. If you think your design is very large, for example, you will design with 10K100 or ACEK etc, at least over 5K DFF application, you should apply such as FPGA Express or Exemplar etc tools.

回答八:
  The Web-friend is very important, I use the Synplify from 1997, it is very good, FPGA Express embbed their core-solution.

 


 

 問題一:

  在下才疏學淺,一直在用Lattice的ispLSI,搞了一些小應用,看到各位都在談論XILINX和ALTERA,本人沒有機會嘗試,究竟哪一種比較好,請高人不吝賜教。

 



回答一:
  Lattice 的ispLSI我畢業設計時用過一枚,感覺其在系統編程是十分方便的,但熔絲圖的生成好象要ispexper這一專門軟體,他支持原理圖輸入和VHDL輸入等,十分方便且0具有邏輯與時序模擬,其燒錄速度(根據熔絲圖大小)相當快,一般幾秒鐘就行了。

 

回答二:
  1、首先可編程器件從結構上分為CPLD和FPGA二類,從製造工藝上有CMOS、FLASH、SRAM、反熔絲等幾種。
  2、CPLD一般來講容量較低(注意CPLD和FPGA的門數的定義不一樣,實際上對門沒有統一的定義,不能認為CPLD的10000門的規模就比 5000門的規模大,我們比較能接受的是在ASIC中定義一個與非門為一個門)。CPLD的速度一般都較快,時延比較確定(注意:實際設計的時延和速度都要通過時序模擬才能確定,一般來講器件資料中所提到的最高速度在實際設計中是不可能達到的,因為所謂的最高速度是指的一級設計,並且會BYPASS一些路徑。)這和它的結構有關,如:LATTICE有GRP概念,XILINX的9500則提出快速交換矩陣的思想,目的都是為了達到較快的速度。通過對 CPLD的結構分析就會發現CPLD的邏輯功能比FFs要多。CPLD一般採用CMOS和FLASH工藝,CMOS的功耗大,但下載的速度快,FLASH 的功耗很小,但載入的時間較長,當然還和實際設計的一些情況有關,如:頻率、利用率等。
  3、FPGA是相對CPLD而言的,它的規模可以相當大。從結構上講也是大同小異的,一般是由最基本的CELL組成,CELL內部是LUT和FFs,比較綜合考慮了的邏輯和FF的比例關係,當然仔細看的話,每家的結構還是有一些特點的。FPGA的內部布線資源是很豐富的,要設計好FPGA必須充分了解所有的資源情況,併合理地利用。FPGA的一個很大特點是時延不確定,不同的編譯有不同的結果,這一定要牢記!如果設計不好會遇到有些板子可以工作,而有的板子就是不行,儘管用的同一個FPGA數據。
  4、CPLD和FPGA不存在哪個好,要根據你的實際情況而選擇。
  草草寫一下,以後最談。

 



問題二:  你好!我想請教幾個問題:
  1、什麼是FFs
  2、在FPGA時延不確定的情況下,怎樣的設計才能保證該設計是比較好的設計,而不會出現儘管用的同一個FPGA數據有些板子可以工作,而有的板子就是不行這種情況呢?
  謝謝!

 

回答一:
  1、FFs:觸發器。
  2、優化設計;盡量採用同步設計;高速、多驅動通道用全局緩充驅動,合理利用長線資源等。

回答二:
  FF 是指 Flip Flop,也就是觸發器的最基本單元。
  FPGA設計的時候需要特別注意最後實現時的最大延時,如果各條線路的最大延時能夠滿足條件,一般就不會出現什麼太大的問題。另外,有些公司已經推出了固定延時的FPGA,只是xilinx公司還沒有。

回答三:
   The all effect factor, it is important that man-resource and design solution. To FPGA, CPLDs, Lattice , Altera, Xilinx are all very good, To marketing share, the Xilinx is most high.

   We can design very good function , even discret logic. Do you think so? Lattice, Altera ,Xilins , it only is tools. Man is No.1 for ever, so that you did not MUST study Altera, Xilinx.

 




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