Ncverilog 命令使用詳解

   我們知道，由於NC-Verilog使用了Native Compile Code 的技術來加強電路模擬的效率，因此在進行模擬時必須經過compile(ncvlog 命令）以及elaborate(ncelab命令）的步驟。編譯之後，針對每一個HDL設計單元會產生中間表達。接著elaborate命令會建立整個電路的結構，產生可以用來模擬的資料。最後使用ncsim命令來進行模擬。

  三命令模式

    命令如下：
    ncvlog -f run.f
    ncealb tb -access wrc
    ncsim tb -gui
第一個命令中，run.f是整個的RTL代碼的列表，值得注意的是，我們需要把tb文件放在首位，這樣可以避免出現提示timescale的錯誤。

第二個命令中，access選項是確定讀取文件的許可權。其中的tb是你的tb文件內的模塊名字。

第三個命令中，gui選項是加上圖形界面

值得注意的是，在這種模式下模擬，是用“ - ”的。而下邊要說的ncverilog是採用“ + ”的。

  單命令模式

    ncverilog +access+wrc rtl +gui
    在這裡，各參數與三命令模式相同。注意“ + ”。

    在本文里將詳細講述ncverilog 的各種常用的參數，對於三命令模式，請讀者自己查看資料。
    +cdslib+...           設定你所模擬的庫所在

    +define+macro ...     預編譯宏的設定

    +errormax+整數       當錯誤大於設定時退出模擬

    +incdir+path         設定include的路徑

    +linedebug           允許在代碼中設定line breakpoint

    +log+logfile           輸出到名為logfile的文件中

    +status               顯示內存和CPU的使用情況

    +work               工作庫

    +access+w/r/c       讀取對象的許可權,預設為無讀(-w)無寫(-r)無連接(-c)

    +gui                 顯示圖形交互界面

    +input script_file     輸入腳本文件

    +licqueque           如無licence等待licence

    +run               如果在GUI交互界面下, 啟動后將自動開始模擬

    +loadpli1=...         動態加入PLI

    +timescale           設定模擬單位和精度

    +nocopyright       不顯示版權信息