讓Verilog模擬狀態機時可以顯示狀態名

admin @ 2014-03-26 , reply:0

Situation: 我們平時使用Verilog進行狀態機編碼時,通常使用parameter對狀態名進行定義,這樣寫Case語句的時候就不會對這一串10摸不著頭腦。可是通常這樣做的話,在Modelsim里看到的還是一串10,使排錯非常困難,特別是在用OneHot編碼的時候,就看到一串0中間的一個1 #_# 簡直要瘋掉。

Question: 我們可不可以像VHDL一樣,在模擬的時候看到狀態名字,而不僅僅是狀態編碼呢?

答案當然是可以的拉,事在人為嘛!

Solution1:
另外定義一個reg: state_name,長度根據狀態名稱長度而改變(狀態名稱字元數x8);
在每個狀態執行的語句中加入state_name <= "IDLE"; 類似的一句語句;
模擬時添加state_name進行觀察,使用ASCII Radix。

Solution2:
使用如下語句:
`ifdef SIMULATION
       parameter S_idle        = "idle  ";
       parameter S_decode      = "decode";
       parameter S_start       = "start ";
       parameter S_wait        = "wait  ";
       parameter state_wid_msb = 47;
`else
       parameter S_idle        = 4'b0001;
       parameter S_decode      = 4'b0010;
       parameter S_start       = 4'b0100;
       parameter S_wait        = 4'b1000;
       parameter state_wid_msb = 3;
`endif

reg    [state_wid_msb:0] state;

只要在模擬的時候`define SIMULATION就可以了。一樣用ASCII Radix查看。

參考資料:
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