去耦電容的選擇

 去耦電容的選擇

退耦電容需要滿足兩個要求，一個是容量需求，另一個是ESR需求。也就是說一個0.1uF的電容退耦效果也許不如兩個0.01uF電容效果好。而且，0.01uF電容在較高頻段有更低的阻抗，在這些頻段內如果一個0.01uF電容能達到容量需求，那麼它將比0.1uF電容擁有更好的退耦效果。
很多管腳較多的高速晶元設計指導手冊會給出電源設計對退耦電容的要求，比如一款500多腳的BGA封裝要求3.3V電源至少有30個瓷片電容，還要有幾個大電容，總容量要200uF以上…
每路輸入都有10nF和100nF濾雜訊，同時為了穩定壓降，接有一個10uF的大電容。一般來說，小電容需要靠近晶元，而且每個pin一個。大電容則可放遠點。
對於電源輸出部分來說，除一般原則，需要考慮器件峰值電流較大，把電平拉下來的可能。因此需要一顆大電容，一般10uF以上，數字電路中典型的去耦電容值是0.1μF。這個電容的分佈電感的典型值是5μH。0.1μF的去耦電容有5μH的分佈電感，它的并行共振頻率大約在7MHz左右，也就是說，對於10MHz以下的雜訊有較好的去耦效果，對40MHz以上的雜訊幾乎不起作用。1μF、10μF的電容，并行共振頻率在20MHz以上，去除高頻雜訊的效果要好一些。每10片左右集成電路要加一片充放電電容，或1個蓄能電容，可選10μF左右
退藕電容的一般配置原則
1. 電源輸入端跨接10 ~100uf的電解電容器。如有可能，接100uf以上的更好。
2. 原則上每個集成電路晶元都應布置一個0.01pf的瓷片電容，如遇印製板空隙不夠，可每4~8個晶元布置一個1 ~ 10pf的但電容。
3. 對於抗噪能力弱、關斷時電源變化大的器件，如 ram、rom存儲器件，應在晶元的 電源線和地線之間直接入退藕電容。
4. 電容引線不能太長，尤其是高頻旁路電容不能有引線。此外，還應注意以下兩點：
a、 在印製板中有接觸器、繼電器、按鈕等元件時．操作它們時均會產生較大火花放電 ，必須採用附圖所示的 rc 電路來吸收放電電流。一般 r 取 1 ~ 2k，c取2.2 ~ 47uf。
b、 cmos的輸入阻抗很高，且易受感應，因此在使用時對不用端要接地或接正電源。
由於大部分能量的交換也是主要集中於器件的電源和地引腳，而這些引腳又是獨立的直接和地電平面相連接的。這樣，電壓的波動實際上主要是由於電流的不合理分佈引起。但電流的分佈不合理主要是由於大量的過孔和隔離
帶造成的。這種情況下的電壓波動將主要傳輸和影響到器件的電源和地線引腳上。   為減小集成電路晶元電源上的電壓瞬時過沖，應該為集成電路晶元添加去耦電容。這可以有效去除電源上的毛刺的影響並減少在印製板上的電源環路的輻射。
當去耦電容直接連接在集成電路的電源管腿上而不是連接在電源層上時，其平滑毛刺的效果最好。這就是為什麼有一些器件插座上帶有去耦電容，而有的器件要求去耦電容距器件的距離要足夠的小。
配置電容的經驗值
好的高頻去耦電容可以去除高到1GHZ的高頻成份。陶瓷片電容或多層陶瓷電容的高頻特性較好。設計印刷線路板時，每個集成電路的電源，地之間都要加一個去耦電容。去耦電容有兩個作用：一方面是本集成電路的蓄能電容，提供和吸收該集成電路開門關門瞬間的充放電能；另一方面旁路掉該器件的高頻雜訊。

數字電路中典型的去耦電容為0.1uf的去耦電容有5nH分佈電感，它的并行共振頻率大約在7MHz左右，也就是說對於10MHz以下的雜訊有較好的去耦作用，對40MHz以上的雜訊幾乎不起作用。
1uf，10uf電容，并行共振頻率在20MHz以上，去除高頻率雜訊的效果要好一些。

在電源進入印刷板的地方和一個1uf或10uf的去高頻電容往往是有利的，即使是用電池供電的系統也需要這種電容。

每10片左右的集成電路要加一片充放電電容，或稱為蓄放電容，電容大小可選10uf。

最好不用電解電容，電解電容是兩層溥膜捲起來的，這種捲起來的結構在高頻時表現為電感，最好使用膽電容或聚碳酸醞電容。

去耦電容值的選取並不嚴格，可按C=1/f計算；即10MHz取0.1uf。由於不論使用怎樣的電源分配方案，整個系統會產生足夠導致問題發生的雜訊，額外的過濾措施是必需的。

這一任務由旁路電容完成。一般來說，一個1uf-10uf 的電容將被放在系統的電源接入端，板上每個設備的電源腳與地線腳之間應放置一個0.01uf-0.1uf 的電容。旁路電容就是過濾器。放在電源接入端的大電容（約10uf）用來過濾板子產生的低頻（比如60hz 線路頻率）。

板上工作中的設備產生的雜訊會產生從100mhz 到更高頻率間的合共振（harmonics）。每個晶元間都要放置旁路電容，這些電容比較小，大約0.1u 左右。