| 隨著晶元特徵尺寸的縮小和電路複雜程度的增加，有阻開路和有阻橋接缺陷的數目也在增加。同時，隨著器件密度、複雜性和時鐘速度的增加，邏輯測試技術已不能提供足夠的故障覆蓋率。為了彌補傳統測試方法的不足，基於靜態電流的測試方法被廣泛使用。然而，隨著深亞微米技術時代的到來，總的靜態漏電流急劇增加，IDDQ測試技術受到嚴峻挑戰，因此，需要尋找新的測試技術，而瞬態電流測試技術提供一個很好的替代或補充。這種測試方法能夠檢測傳統測試和IDDQ測試所不能檢測的缺陷。
1 IDDT測試原理
IDDT測試是一種從供電迴路，通過觀察被測電路所吸取的瞬間動態電流來檢測故障的一種方法，被認為可以檢測出一些經電壓測試和IDDQ測試所不能檢測的故障。如圖1所示，輸入向量（測試向量）施加到被測集成電路的信號輸入端，利用脈衝信號的上升沿和下降沿，CMOS電路中的PMOS和NMOS晶體管會有瞬間的共同導通，這樣就在電源和地之間形成一條通路，此時會有相對比較大的電流流過，這個電流就是IDDT.通過檢測IDDT的大小，便可知被測電路是否存在缺陷。
2電流感測器電路的改進
文獻[5]提出一種基於電荷測試的片外電流感測器電路，該電流感測器電路由4片高速電流反饋放大器（CFAs）組成，使用CLC449單片集成運算放大器作為基本組成單元。本文對文獻[5]中的片外電流感測器電路進行改進，改進后的電路如圖2所示。
2.1 電流讀取放大單元（CSA）
電流感測器電路通過測量連接在電源線上的採樣電阻兩端的電壓降而獲得瞬態電流，因此要求電流讀取放大單元要有足夠高的阻貳，以避免測試電路對被測集成電路供電電流的影響。利用運放U1和U2構成的電壓跟隨器電路為被測電路和U3構成的差分放大器電路的輸入端提供阻貳隔離。為了提高感測器電路的穩定性，本文採用性能非常優良的儀用放大電路，增加了電阻R12.
根據式（3）可知，若前級放大器增益（R12+R11+R9）/R12增大，則CMRR也相應增大，如果R11和R9使用的是基本相同的值，那麼稍稍出現偏差也無所謂。為了能改變放大倍數，甚至可以大幅度地改變R12的值，因為式（1）中的V+和V-各自之間沒有任何關係，所以CMRR也不會發生大的變化。並且在多數情況下，通過對稱使用U1和U2兩個運算放大器，而且R11=R9,則U1和U2兩個運算放大器由CMRR引起的輸出誤差，相位相同而且大小相等，這樣，差動放大電路的輸出誤差就會小到可以忽略不計。
2.2 電流積分單元（CIB）
為了避免U4工作在飽和區，不使用正反饋迴路。根據虛短路和虛斷路原則，積分單元的電壓增益AV2可由式（4）簡單計算。
根據文獻[1]，感測器電路的理想輸出電壓由下式給出：
式（5）中R2和C是密勒積分器電路中的電阻和電容值，R是採樣電阻的值。因此Av1,Av2,R2和C的值決定整個感測器電路的精度。
由構成積分電路的條件：電路的時間常數必須要大於或等於10倍於輸入波形的寬度，並且電阻值盡量小些，電容值盡量大些，可以確定R2和C的值，因此本文確定C的值為33 nF.
3實驗設置和模擬結果
3.1 實驗設置
為了驗證上述電路的有效性，在并行加法器電路上進行故障模擬實驗。模擬實驗是在Micro-cap環境下進行的，有阻開路採用在被測電路的不同位置注入不同阻值的電阻（10 kΩ，500 kΩ和1 000 kΩ）的方法進行模擬。採樣電阻R選用20 Ω的厚膜電阻。
3.2模擬結果
3.2.1 實驗電路
圖3是一階多米諾并行加法器電路，其實現的功能是：Co=C·（A+B）+A·B
本文採用兩階多米諾并行加法器級聯電路進行測試，通過注入有阻開路故障對電路進行測試，並和無故障電路進行比較。圖4是無故障電路和注入10 kΩ電阻故障電路的VDD端電壓波形比較；圖5是無故障電路和注入不同阻值的有阻開路故障電路中瞬態電流積分曲線的比較。
4模擬結果分析和結論
從圖4的模擬波形可以看出，注入有阻開路故障電路的VDD端電壓比無故障電路中VDD端電壓減小，因而說明流經採樣電阻的瞬態電流也減小。圖5的積分曲線表明，瞬態電流經放大積分后，電流變化的速度顯著降低，從而使測試方法的測量速度得到有效的降低；並且注入有阻開路故障電路的瞬態電流得到有效分離，其分離程度足以區分無故障電路和故障電路；從積分曲線可知，注入電阻達到500 kΩ或1 000 kΩ的時候，可以認為注入點是完全開路。
模擬結果證明，改進后的電路能夠實現理想的瞬態電流測試，並且是有效的。如果將積分結果輸出到數字化儀或PC機中進行處理，利用常規故障分離方法，即可實現集成電路開路缺陷的檢測。 |
