歡迎您光臨本站 登入註冊首頁

Xilinx DCM的使用

admin @ ,    view:4757    reply:0

   目前,大型設計一般推薦使用同步時序電路。同步時序電路基於時鐘觸發沿設計,對時鐘的周期、占空比、延時和抖動提出了更高的要求。為了滿足同步時序設計的要求,一般在FPGA……...

利用有限狀態機控制A/D採樣

admin @ ,    view:1967    reply:0

1狀態機的基本結構和功能   狀態機是一類很重要的時序電路,是許多數字電路的核心部件。狀態機的一般形式如圖1所示。除了輸入信號、輸出信號外,狀態機還包括一組寄存器,它用於……...

讓Verilog模擬狀態機時可以顯示狀態名

admin @ ,    view:5892    reply:0

Situation:我們平時使用Verilog進行狀態機編碼時,通常使用parameter對狀態名進行定義,這樣寫Case語句的時候就不會對這一串10摸不著頭腦。可是通常這樣做的話,在Modelsim……...

Xilinx ISE 使用入門

admin @ ,    view:5161    reply:0

1、ISE的安裝   現以ISE5.2i為例介紹XilinxISESeries的安裝過程。1)系統配置要求   ISE5.2i推薦的系統配置……...

Cadence產品的介紹

admin @ ,    view:4397    reply:0

   Cadence公司是一家eda軟體公司。成立於1988年。其主要產品線從上層的系統級設計到邏輯綜合到低層的布局布線,還包括封裝、電路版pcb設計等等多個方向。下面主……...

基於MATLAB和Quartus II的FIR濾波器設計與模擬

admin @ ,    view:4466    reply:0

   在現代數字系統中,FPGA(現場可編程門陣列)以計算機為開發平台,經過設計輸入、模擬、測試和校驗,直至達到預期結果。本文使用MathWorks公司的MATLAB軟體……...

基於FPGA的IIR數字濾波器的快捷設計

admin @ ,    view:3478    reply:0

   IIR數字濾波器在很多領域中都有著廣闊的應用。與FIR數字濾波器相比,IIR數字濾波器可以用較低的階數獲得較高的選擇性,而且所用存儲單元少。經濟效率高。一個N階II……...

怎樣寫testbench

admin @ ,    view:3653    reply:0

本文的實際編程環境:ISE6.2i.03ModelSim5.8SESynplifyPro7.6編程語言VHDL在ISE中調用ModelSim進行模擬一、基本概念和基礎知識  &nb……...

testbench書寫過程

admin @ ,    view:8721    reply:0

各種文件的說明:NetlistFiles:HDLcode??合成後?出的.v?n,或是?比?路跑HSPICE的.sp?nStimulusFiles:HDL??的testbench.v??valuech……...

FPGA設計經驗之邊沿檢測

admin @ ,    view:2544    reply:0

   在同步電路設計中,邊沿檢測是必不可少的!   例如:在一個時鐘頻率16MHz的同步串列匯流排接收電路里,串列匯流排波特率為1Mbps。……...