1. StarModelSimandMakefilelistStaryourmodelsimandchangethedirectory toyoureprojectfolder.U……...
1引言 FIFO(FirstINFirstOut)先進先出電路是一種實現數據先進先出的存儲器件，普遍用作數據緩衝器。FIFO的基本單元是寄存器，作為存儲器件，FIFO……...
1．引言 由於通信對帶寬的需求迅猛增長，促使一系列基於差分、源同步、CDR（ClockDataRecovery，時鐘數據恢復）等先進技術的互聯方式應運而生。在高速率的……...
1引言 在Altera的Nios嵌入式處理器中。用戶可以在Nios指令系統中增加用戶自定製指令來滿足某種特定的應用需求。自定製指令可以訪問存儲器或Nios系統外的邏輯……...
這部分我們通過一個個專題講述如何使用Debussy，其中涉及到的例子可以在debussy的安裝目錄下的/demo可以找到。（一）如何載入設計？方式1：命令行載入設計>debussy–……...
介紹有關數字電路設計盲點的內容，將分別針對Tinning、數據傳輸、消耗電流、HDL編寫等項目，輔以實例進行現象、原因分析以及對策探討。首先要介紹的是二進位計數器(BinaryCounter)的設計。……...
在FPGA的一個引腳連接一個揚聲器，然後用來聽MP3？當然可以。這裡我們採用的方法是：使用PC來解碼MP3，然後將解碼后的數據送到配置為1位DAC的FPGA。音頻輸出我們需要一個部件來連接FPGA的輸……...
隨著科技的發展,對信號發生器各方面的要求越來越高。傳統的信號發生器由於波形精度低、頻率穩定性差等缺點,已經不能滿足許多實際應用的需要,所以必須研究新的信號發生器以滿……...
1.引言 對於用於視頻圖像處理的DSP來說,由於前端的A/D採集速度較低,一般為了減少DSP的開銷,在視頻採集A/D和DSP之間接入先進先出存儲器(FIFO)作為緩衝……...
隨著EDA技術的高速發展，以大規模和超大規模器件FPGA/CPLD為載體、以VHDL(硬體描述語言)為工具的電子系統設計越來越廣泛。有限狀態機(簡稱狀態機)作為數字……...
